【文章內容簡介】 110 00 11 1 1 0 111 11 11 0 0 1 功能： X=1，模 4加 1計數，計到 11時產生循環(huán)進位 Z=1； X=0時，停止計數。 8. 畫出圖示同步時序電路初態(tài) Q3Q2Q1=001時的狀態(tài)轉換圖，分析自啟動特性。建立可自啟動的 Verilog HDL模型。 D Q CP D Q CP D Q CP Q3 Q2 Q1 CLK 001 100 010 000 111 011 101 110 從完全狀態(tài)轉換圖可以看到，當電路處于無效狀態(tài)時，不能經過有限個時鐘節(jié)拍自動進入到有效循環(huán)，故電路不能自啟動 module exam (clk, q) 。 input clk 。 output [3:1] q 。 reg [3:1] q 。 always @ (posedge clk) case (q) 3’b001 : q=3’b100 。 3’b100 : q=3’b010 。 3’b010 : q=3’b001 。 default : q=3’b001 。 endcase endmodule 9. 分析 74LS163構成的電路功能。 （ 1）畫出上電清 0后，電路的狀態(tài)轉換序列； （ 2）說明電路功能。 74LS163 CLK CLR LD ENT ENP QA A QB B QC C QD D RCO 1 CP Q0 Q1 Q2 Q3 0 amp。 Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 功能：從 0到 11的模 12計數器 74LS163 CLK CLR LD ENT ENP QA A QB B QC C QD D RCO 1 CP =1 B0 B1 B2 B3 =1 =1 G0 G1 G2 G3 10. 分析啟動清零后 B3B2B1B0的狀態(tài)轉換序列，列表分析電路功能。 B3 B2 B1 B0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 B3 B2 B1 B0 G3 G2 G1 G0 0000 0000 0001 0001 0010 0011 0011 0010 0100 0110 0101 0111 0110 0101 0111 0100 1000 1100 1001 1101 1010 1111 1011 1110 1100 1010 1101 1011 1110 1001 1111 1000 功能： 4位格雷碼加 1計數器 74LS163 CLK CLR LD ENT ENP QA A QB B QC C QD D RCO 1 CP 清零 0 1 F 11. 分析圖示電路的邏輯功能，并畫出 F的波形圖。 CP /CLR F 狀態(tài)變換序列： QD QC QB QA 0 0 0 0 0 0 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 1 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 F = QD， 12個 CP脈沖 ，F輸出 1個脈沖 ， 占空比50%。 所以 ，該電路是一個對 CP進行12分頻的電路 。 12. 分析圖示電路，寫出啟動清玲后電路的狀態(tài)轉換序列，說明功能并建立 Verilog HDL 模型。 S1 S0 Rin A B C D Lin CLK CLR QA QB QC QD 1 1 1 1 1 0 CP /CLR 74LS194 0000 1110 1101 1011 0111 功能： 4位左循環(huán)一個 0 module xuhuan_0_l(clk, q) 。 input clk 。 output [3:0] q 。 reg [3:0] q 。 always @ (posedge clk) case (q) 4’b1110: q=4’b1101 。 4’b1101: q=4’b1011 。 4’b1 011: q=4’b0111 。 4’b0111: q=4’b1110 。 default : q=8’b1110 。 endcase endmodule 13. 根據狀態(tài)圖建立狀態(tài)轉換表，說明電路功能并建立 Verilog HDL模型。 0000 / 0 1111 / 1 1110 / 0 1011 / 0 0100 / 0 0001 / 0 1101 / 0 0010 / 0 0011 / 0 1100 / 0 Q3~Q0(t) Q3~Q0(t+1) Z 0000 0001 0 0001 0010 0 0010 0011 0 0100 1011 0 0011 0100 0 1011 1100 0 1100 1101 0 1101 1110 0 1110 1111 0 1111 0000 1 module counter2421 (clk,q,z)。 input clk。 output z。 output [4:1] q。 assign z=(q==4’b1111)?1:0。 always@(posedge clk) case(q) 4’b0000:q=4’b0001。 4’b0001:q=4’b0010。 4’b0010:q=4’b0011。 4’b0011:q=4’b0100。 4’b0100:q=4’b1011。 4’b1011:q=4’b1100。 4’b1100:q=4’b1101。 4’b1101:q=4’b1110。 4’b1110:q=4’b1111。 4’b1111:q=4’b0000。 default:q=4’b0000。 endcase endmodule 功能： 2421碼加 1計數器 四、設計題 1. 根據給定電路，建立其 Verilog HDL門及描述模型。（ 10分） =1 =1 amp。 =1 ≥1 ≥1 F3 F2 F1 A B C D module design1(A,B,C,D,F1,F2,F3)。 input A,B,C,D。 output F1,F2,F3。 wire W1,W2,W3。 xor X1(W1,A,B), X2(W2,C,D), X3(F3,W1,W2)。 and A1(W3,A,B,C,D)。 nor ON1(F1,A,B,C,D), ON2(F2,F3,F1,W3)。 endmodule W1 W2