fpga結(jié)構(gòu)與應(yīng)用(1)(編輯修改稿)
2025-05-23 08:52 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 tion Technology GAL 圖 復(fù)合型組合輸出結(jié)構(gòu) 第二章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用 成于大氣 信達(dá)天下 Chengdu University of Information Technology GAL 圖 反饋輸入結(jié)構(gòu) 圖 輸出反饋結(jié)構(gòu) 第二章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用 成于大氣 信達(dá)天下 Chengdu University of Information Technology GAL 圖 簡(jiǎn)單模式輸出結(jié)構(gòu) 第二章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用 成于大氣 信達(dá)天下 Chengdu University of Information Technology CPLD結(jié)構(gòu)與工作原理 (1) 邏輯陣列塊 (LAB) 圖 219 MAX7128S的結(jié)構(gòu) 16個(gè)宏單元構(gòu)成 負(fù)責(zé)信號(hào)傳遞，連接所有宏單元 輸入 /輸出控制 (2) 宏單元 圖 218 MAX7000系列的單個(gè)宏單元結(jié)構(gòu) 乘積項(xiàng)陣列，實(shí)際就是一個(gè)與陣列，每一個(gè)交叉點(diǎn)都是一個(gè)可編程熔絲，如果導(dǎo)通就是實(shí)現(xiàn)“與”邏輯。 “或”陣列，和“與”陣列一起完成組合邏輯 可編程 D觸發(fā)器，它的時(shí)鐘，清零輸入都可以編程選擇，可以使用專用的全局清零和全局時(shí)鐘，也可以使用內(nèi)部邏輯（乘積項(xiàng)陣列）產(chǎn)生的時(shí)鐘和清零。如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號(hào)直接輸給 PIA或輸出到 I/O腳。 通往 I/O 模塊 PRN CLRN ENA 邏輯陣列 全局 清零 共享 邏輯 擴(kuò)展項(xiàng) 清零 時(shí)鐘 清零選擇 寄存器旁路 并行 擴(kuò)展項(xiàng) 通往 PIA 乘積項(xiàng)選擇矩陣 來(lái)自 I/O引腳 全局 時(shí)鐘 Q D EN 來(lái)自 PIA的 36個(gè)信號(hào) 快速輸入選擇 2 時(shí)鐘允許 CLR 鄰近宏單元的輸出 乘積項(xiàng)取非后反饋 第二章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用 成于大氣 信達(dá)天下 Chengdu University of Information Technology 乘積項(xiàng)結(jié)構(gòu) PLD的邏輯實(shí)現(xiàn)原理 設(shè) AND3輸出為 f， f=(A+B)*C*(!D)=A*C*!D + B*C*!D (以 !D表示 D的“非”） 圖 2_補(bǔ) 簡(jiǎn)單組合邏輯 第二章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用 成于大氣 信達(dá)天下 Chengdu University of Information Technology PLD將以下面的方式來(lái)實(shí)現(xiàn)組合邏輯 f: A,B,C,D由 PLD芯片的管腳輸入后進(jìn)入可編程連線陣列（ PIA)，在內(nèi)部會(huì)產(chǎn)生 A,A反 ,B,B反 ,C,C反 ,D,D反 8個(gè)輸出。圖中每一個(gè) *表示相連（可編程熔絲導(dǎo)通），所以得到： f= f1 + f2 = (A*C*!D) + (B*C*!D) 。 第二章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用 成于大氣 信達(dá)天下 Chengdu University of Information Technology 圖 2_補(bǔ)電路中 D觸發(fā)器的實(shí)現(xiàn)： 直接利用圖 218宏單元中的可編程 D觸發(fā)器來(lái)實(shí)現(xiàn)。時(shí)鐘信號(hào) CLK由 I/O腳輸入后進(jìn)入芯片內(nèi)部的全局時(shí)鐘專用通道，直接連接到可編程觸發(fā)器的時(shí)鐘端?？删幊逃|發(fā)器的輸出與 I/O腳相連，把結(jié)果輸出到芯片管腳。這樣 PLD就完成了圖 2_補(bǔ)所示電路的功能。（ 以上這些步驟都是由軟件自動(dòng)完成的，不需要人為干預(yù) ） 圖 2_補(bǔ)的電路是一個(gè)很簡(jiǎn)單的例子，只需要一個(gè)宏單元就可以完成。但對(duì)于一個(gè)復(fù)雜的電路，一個(gè)宏單元是不能實(shí)現(xiàn)的，這時(shí)就需要通過(guò) 并聯(lián)擴(kuò)展項(xiàng) 和 共享擴(kuò)展項(xiàng) 將多個(gè)宏單元相連，宏單元的輸出也可以連接到可編程連線陣列，再做為另一個(gè)宏單元的輸入。這樣 PLD就可以實(shí)現(xiàn)更復(fù)雜邏輯。 第二章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用 成于大氣 信達(dá)天下 Chengdu University of Information Technology (3) 擴(kuò)展乘積項(xiàng) 局部連線共享擴(kuò)展項(xiàng)提供的“與非”乘積項(xiàng)宏單元的乘積項(xiàng)邏輯宏單元的乘積項(xiàng)邏輯
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