1-3cpld與fpga(編輯修改稿)
2025-03-16 09:03 本頁面
【文章內(nèi)容簡介】 宏單元的結(jié)構(gòu) ? 宏單元（ Macro cell） 圖右側(cè)是一個可編程 D觸發(fā)器，它的時鐘，清零輸入都可以編程選擇，可以使用專用的全局清零和全局時鐘，也可以使用內(nèi)部邏輯（乘積項陣列）產(chǎn)生的時鐘和清零。如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號直接輸給 PIA或輸出到 I/O腳。 乘積項結(jié)構(gòu)的 PLD邏輯實現(xiàn)原理 1 ?下面我們以一個簡單的電路為例 ,具體說明PLD是如何利用以上結(jié)構(gòu)實現(xiàn)邏輯的。 乘積項結(jié)構(gòu)的 PLD邏輯實現(xiàn)原理 1 ?假設(shè)組合邏輯的輸出 (AND3的輸出 )為 f，則f=(A+B)*C*(!D)=A*C*!D+ B*C*!D ?我們以 !D表示 D的“非” 乘積項結(jié)構(gòu)的 PLD邏輯實現(xiàn)原理 2 ? PLD將以下面的方式來實現(xiàn)組合邏輯 f 說明見備注 PLD原理總結(jié) 1 ?前面的電路是一個很簡單的例子，只需要一個宏單元就可以完成。 ?對于一個復(fù)雜的電路，一個宏單元是不能實現(xiàn)的，這時就需要通過并聯(lián)擴展項和共享擴展項將多個宏單元相連，宏單元的輸出也可以連接到可編程連線陣列，再做為另一個宏單元的輸入。 PLD原理總結(jié) 2 ?這種基于乘積項的 PLD基本都是由EEPROM和 Flash工藝制造的，一上電就可以工作，無需其他芯片配合。 FPGA原理 基于查找表結(jié)構(gòu)的 FPGA原理 ?采用這種結(jié)構(gòu)的 PLD芯片我們也可以稱之為FPGA：如 Altera的 ACEX， APEX系列，Xilinx的 Spartan， Virtex系列等。 查找表的實質(zhì) 1 ?查找表（ LookUpTable)簡稱為 LUT， LUT本質(zhì)上就是一個 RAM。 ?目前 FPGA中多使用 4輸入的 LUT，所以每一個 LUT可以看成一個有 4位地址線的 16x1的 RAM。 查找表的實質(zhì) 2 ?當(dāng)用戶通過原理圖或 HDL語言描述了一個邏輯電路以后，開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入 RAM。 ?這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。 一個 4輸入與門的例子 ? 給出實際電路。 ? 給出 LUT地實現(xiàn)方式。 ? 通過對比觀察結(jié)果。 一個 4輸入與門的例子 一個 4輸入與門的例子 一個 4輸入與門的例子 基于查找表的 FPGA的結(jié)構(gòu) 1 ?我們看一看 Xilinx SpartanII的內(nèi)部結(jié)構(gòu) ?（詳細(xì)見備注） Xilinx SpartanII 芯片內(nèi)部結(jié)構(gòu) 基于查找表的 FPGA的結(jié)構(gòu) 1 ?我們看一看 Xilinx SpartanII的內(nèi)部結(jié)構(gòu) ?（詳細(xì)見備注） Slices結(jié)構(gòu) 基于查找表的 FPGA的結(jié)構(gòu) 2 ? Altera的 FLEX/ACEX等芯片的結(jié)構(gòu) ?（詳細(xì)見備注） Altera FLEX/ACEX 芯片的內(nèi)部結(jié)構(gòu) 基于查找表的 FPGA的結(jié)構(gòu) 2 ? Altera的 FLEX/ACEX等芯片的結(jié)構(gòu) ?（詳細(xì)見備注） 邏輯單元（ LE）內(nèi)部結(jié)構(gòu) 查找表結(jié)構(gòu)的 FPGA邏輯實現(xiàn)原理 1 ?回顧 CPLD實現(xiàn)原理中講述過的例子。 查找表結(jié)
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