veilog實(shí)踐篇之cpld(編輯修改稿)
2025-01-20 10:21 本頁面
【文章內(nèi)容簡介】 有一個(gè)可編程器件較短的轉(zhuǎn)換功能時(shí)間 。解決的辦法來自于兩種新型的器件：復(fù)雜可編程邏輯器件（ CPLD）和現(xiàn)場可編程門陣列（ FPGA）。 CPLD的工作速度與 PAL一樣快，但前者比后者更復(fù)雜。 FPGA接近于門陣列的復(fù)雜程度，但是仍然可編程。 CPLD結(jié)構(gòu)和工藝 PAL一樣，F(xiàn)PGA的結(jié)構(gòu)則類似于門陣列 ASIC CPLD和 FPGA 很短的交貨時(shí)間 可編程的 沒有非循環(huán)工程的費(fèi)用 高密度性 能實(shí)現(xiàn)許多邏輯函數(shù) 速度相對(duì)較快 PAL 門陣列 小 結(jié) 在開發(fā)出 CPLD和 FPGA之前，有幾種可編程和用戶半定制的技術(shù)。本節(jié)從回顧可編程器件（ PLA， PAL）的結(jié)構(gòu)、特性、用途及優(yōu)缺點(diǎn)開始。這些器件均應(yīng)用于 CPLD和 FPGA產(chǎn)生之前。然后，描述了 ASIC，并考察了一種叫做門陣列的特殊類型 ASIC結(jié)構(gòu)的組成。之后，又討論了一個(gè)門陣列的結(jié)構(gòu)、特性、用途及優(yōu)缺點(diǎn)。最后，簡單地介紹了 CPLD和 FPGA。 作為可編程芯片的解決方案， CPLD和 FPGA填充了可編程器件和門陣列 ASIC之間的溝壑。 練 習(xí) ？ a、標(biāo)準(zhǔn)集成芯片應(yīng)用； b、應(yīng)用系統(tǒng)集成電路； c、專用集成電路。 （ a）一種具有大規(guī)模的與 陣列和或陣列的邏輯器件，他可以用于實(shí)現(xiàn)布爾邏輯的不同組合。 （ b）一種邏輯器件。它是由大規(guī)模的與陣列和規(guī)模很小且數(shù)量固定的或門組成。它可以實(shí)現(xiàn)布爾函數(shù)和狀態(tài)機(jī)。 （ c）一種由許多 PAL構(gòu)成的邏輯器件。 （ d）一種可被用來設(shè)計(jì)實(shí)現(xiàn)很多大型的邏輯函數(shù)的邏輯器件。除了他能被快速的編程并且價(jià)格不貴以外，很像 ASIC。 A、 PLA B、 PAL C、 CPLD D、 FPGA PAL或 ASIC填空 。 。 。 。 。 復(fù)雜可編程邏輯器件（ CPLD） 復(fù)雜可編程邏輯器件（ CPLD） 如何將 CPLD和他的姊妹 FPGA相區(qū)別。 第一個(gè)特點(diǎn)是該器件的內(nèi)部結(jié)構(gòu)以及這種結(jié)構(gòu)如何實(shí)現(xiàn)邏輯函數(shù)； 第二個(gè)特點(diǎn)是制造該器件所用到的半導(dǎo)體技術(shù) 允許器件可被編程，允許器件內(nèi)部各種電路結(jié)構(gòu)相互連接。 本節(jié)目標(biāo) 重點(diǎn)介紹 CPLD的結(jié)構(gòu)和制造技術(shù)。具體目標(biāo)如下： CPLD的內(nèi)部結(jié)構(gòu)。 。這些技術(shù)用于
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