【文章內容簡介】 構的優(yōu)點 FPGA是細粒結構，這意味著每個單元間存在細粒延遲。如果將少量的邏輯緊密排列在一起，F(xiàn)PGA的速度相當快。然而，隨著設計密度的增加，信號不得不通過許多開關，路由延遲也快速增加，從而削弱了整體性能。CPLD的粗粒結構卻能很好地適應這一設計布局的改變。為什么CPLD和FPGA需要不同的邏輯設計技巧？ FPGA是細粒器件，其基本單元和路由結構都比CPLD的小。FPGA是“寄存器豐富”型的(即其寄存器與邏輯門的比例高)，而CPLD正好相反，它是“邏輯豐富”型的。 很多設計人員偏愛CPLD是因為它簡單易用和高速的優(yōu)點。CPLD更適合邏輯密集型應用，如狀態(tài)機和地址解碼器邏輯等。而FPGA則更適用于CPU和DSP等寄存器密集型設計。 VHDL語言描述VHDL的英文全名是VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言 。自IEEE公布了VHDL的標準版本，IEEE1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設計環(huán)境，或宣布自己的設計工具可以和VHDL接口。此后VHDL在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內容，公布了新版本的VHDL，即IEEE標準的10761993版本，（簡稱93版）。現(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDL于Verilog語言將承擔起大部分的數(shù)字系統(tǒng)設計任務。VHDL主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口)和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統(tǒng)設計的基本點 與其他硬件描述語言相比，VHDL具有以下特點：功能強大、設計靈活。VHDL具有功能強大的語言結構，可以用簡潔明確的源代碼來描述復雜的邏輯控制。它具有多層次的設計描述功能，層層細化，最后可直接生成電路級描述。VHDL支持同步電路、異步電路和隨機電路的設計，這是其他硬件描述語言雖不能比擬的。VHDL還支持各種設計方法，既支持自底向上的設計，又支持自頂向下的設計；既支持模塊化設計，又支持層次化設計。 支持廣泛、易于修改。由于VHDL已經(jīng)成為IEEE標準所規(guī)范的硬件描述語言，目前大多數(shù)EDA工具幾乎都支持VHDL，這為VHDL的進一步推廣和廣泛應用奠定了基礎。在硬件電路設計過程中，主要的設計文件是用VHDL編寫的源代碼，因為VHDL易讀和結構化，所以易于修改設計。 強大的系統(tǒng)硬件描述能力。VHDL具有多層次的設計描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。而描述既可以采用行為描述、寄存器傳輸描述或結構描述，也可以采用三者混合的混合級描述。另外，VHDL支持慣性延遲和傳輸延遲，還可以準確地建立硬件電路模型。VHDL支持預定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。獨立于器件的設計、與工藝無關。設計人員用VHDL進行設計時，不需要首先考慮選擇完成設計的器件，就可以集中精力進行設計的優(yōu)化。當設計描述完成后，可以用多種不同的器件結構來實現(xiàn)其功能。很強的移植能力。VHDL是一種標準化的硬件描述語言，同一個設計描述可以被不同的工具所支持，使得設計描述的移植成為可能。 易于共享和復用。VHDL采用基于庫（Library）的設計方法，可以建立各種可再次利用的模塊。這些模塊可以預先設計或使用以前設計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設計中進行復用，可以使設計成果在設計人員之間進行交流和共享，減少硬件電路設計。圖21隨著VLSI、EDA（ Electronic Design Automation ）工具的迅速發(fā)展，用戶系統(tǒng)的設計從單純的ASIC（Application Specific Integrated Circuit）設計向著系統(tǒng)單片化SOC（System On a Chip）設計的方向發(fā)展。同時網(wǎng)絡技術的發(fā)展，共享IP知識產(chǎn)權的開放式系統(tǒng)設計成為新模式，芯片工藝物理設計與系統(tǒng)設計相分離，使用戶系統(tǒng)設計人員可直接從事芯片設計。多種技術的融合，系統(tǒng)的功能復合化程度越來越高；對系統(tǒng)設計方法學和工具的要求更高；系統(tǒng)設計日趨軟件硬化、硬件軟化，并使兩者得到了有機的融合，形成了更為強大的ESDA（ Electronic System Design Automation ）。從宏觀的角度看，VHDL的語法構成了程序的各組成部分；微觀上看VHDL的語法是各種語句的運用細節(jié)。本章在VHDL的特性之后，從這兩個角度簡要介紹VHDL的語法基礎。硬件描述語言HDL（Hardware Description Language）誕生于1962年。HDL是用形式化的方法描述數(shù)字電路和設計數(shù)字邏輯系統(tǒng)的語言。主要用于描述離散電子系統(tǒng)的結構和行為。與SDL（Software Description Language）相似，經(jīng)歷了從機器碼（晶體管和焊接）、匯編（網(wǎng)表）、到高級語言（HDL）的過程。20世紀80年代美國國防部開發(fā)Very High Speed Integrated Circuit—VHSIC，用于描述集成電路的結構和功能。此后，硬件描述語言向標準化方向發(fā)展，1987年成為IEEE Standard 1076，稱為VHDL語言。它也是美國國防部標準（MILSTD454L）。1993年該標準增修為IEEE1164標準。1996年，再次加入電路合成的標準程序和規(guī)格。1995年VerilogHDL也成為IEEE 標準。VHDL與VerilogHDL一起成為業(yè)界主選的硬件描述語言。一、VHDL的特點應用VHDL進行系統(tǒng)設計，有以下幾方面的特點。（一）功能強大VHDL具有功能強大的語言結構。它可以用明確的代碼描述復雜的控制邏輯設計。并且具有多層次的設計描述功能，支持設計庫和可重復使用的元件生成。VHDL是一種設計、仿真和綜合的標準硬件描述語言。（二）可移植性VHDL語言是一個標準語言，其設計描述可以為不同的EDA工具支持。它可以從一個仿真工具移植到另一個仿真工具，從一個綜合工具移植到另一個綜合工具，從一個工作平臺移植到另一個工作平臺。此外，通過更換庫再重新綜合很容易移植為ASIC設計。（三）獨立性VHDL的硬件描述與具體的工藝技術和硬件結構無關。設計者可以不懂硬件的結構，也不必管最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。程序設計的硬件目標器件有廣闊的選擇范圍，可以是各系列的CPLD、FPGA及各種門陣列器件。（四）可操作性由于VHDL具有類屬描述語句和子程序調用等功能，對于已完成的設計，在不改變源程序的條件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變設計的規(guī)模和結構。（五）靈活性VHDL最初是作為一種仿真標準格式出現(xiàn)的，有著豐富的仿真語句和庫函數(shù)。使其在任何大系統(tǒng)的設計中，隨時可對設計進行仿真模擬。所以，即使在遠離門級的高層次（即使設計尚未完成時），設計者就能夠對整個工程設計的結構和功能的可行性進行查驗，并做出決策。二、VHDL的設計步驟采用VHDL的系統(tǒng)設計，一般有以下6個步驟。1）要求的功能模塊劃分；2）VHDL的設計描述（設計輸入）；3）代碼仿真模擬（前仿真）；4）計綜合、優(yōu)化和布局布線；5）布局布線后的仿真模擬（后仿真）；6）設計的實現(xiàn)（下載到目標器件）。三、VHDL的設計簡述VHDL描述數(shù)字電路系統(tǒng)設計的行為、功能、輸入和輸出。它在語法上與現(xiàn)代編程語言相似，但包含了許多與硬件有特殊關系的結構。VHDL將一個設計稱為一個實體Entity（元件、電路或者系統(tǒng)），并且將它分成外部的可見部分（實體名、連接）和內部的隱藏部分（實體算法、實現(xiàn)）。當定義了一個設計的實體之后，其他實體可以利用該實體，也可以開發(fā)一個實體庫。所以，內部和外部的概念對系統(tǒng)設計的VHDL是十分重要的。外部的實體名或連接由實體聲明Entity來描述。而內部的實體算法或實現(xiàn)則由結構體Architecture來描述。結構體可以包含相連的多個進程process或者組建ponent等其他并行結構。需要說明的是，它們在硬件中都是并行運行的。VHDL程序設計的基本結構如下：1 庫、程序包程序包是用來單純羅列VHDL語言中所要用到的信號定義、常數(shù)定義、數(shù)據(jù)類型、元件語句、函數(shù)定義和過程定義等，它是一個可編譯的設計單元，也是庫結構中的一個層次。要使用程序包時，可以用USE語句說明。例如： USE ； 該語句表示在VHDL程序中要使用名為STD_LOGIC_1164的程序包中所有定義或說明項。 一個程序包由兩大部分組成：包頭（Header）和包體（Package Body），其中包體是一個可選項，也就是說，程序包可以只由包頭構成。一般包頭列出所有項的名稱，而在包體具體給出各項的細節(jié)。 程序包的結構如下所示： PACKAGE 程序包名 IS[說明語句]； END 程序包名；包頭 PACKAGE BODY 程序包名 IS [說明語句]；END BODY；包體 下面是一個程序包的例子： 包頭說明 PACKAGE Logic IS TYPE Three_level_logic IS (‘0’, ‘L’, ‘Z’)。 CONSTANT Unknown_Value:Three_level_logic:=‘0’。 FUNCTION Invert (input:Three_level_logic) RETURN Three_level_logic。 END Logic。 包體說明 PACKAGE BODY Logic IS 如下是函數(shù)的子程序體 FUNCTION Invert (input:Three_level_logic) RETURN Three_level_logic。 BEGIN CASE input IS WHEN ‘0’=RETURN ‘1’。 WHEN ‘1’=RETURN ‘0’。 WHEN ‘Z’=RETURN ‘Z’。 END CASE。 END Invert。 END Logic。 庫（Library） 庫是專門存放預先編譯好的程序包（package）的地方。在VHDL語言中，庫的說明總是放在設計單元的最前面： LIBRARY 庫名； 這樣，在設計單元內的語句就可以使用庫中的數(shù)據(jù)。由此可見，庫的好處就在于使設計者可以共享已經(jīng)編譯過的設計結果。在VHDL語言中可以存在多個不同的庫，但是庫和庫之間是獨立的，不能互相嵌套。實際中一個庫就對應一個目錄，預編譯程序包的文件就放在此目錄中。用戶自建的庫即為設計文件所在目錄，庫名與目錄名的對應關系可在編譯軟件中指定。 例如在上述計數(shù)器設計中開始部分有： library ieee； use ； use ； 其中 ieee是ieee標準庫的標志名，下面兩個use語句使得以下設計可使用程序包std_logic_1164和std_logic_unsigned中預定義的內容。 庫說明語句的作用范圍從一個實體說明開始到它所屬的構造體、配置為止。當一個源程序中出現(xiàn)兩個以上的實體時，兩條作為使用庫的說明語句應在每個實體說明語句前重復書寫。例如： LIBRARY IEEE。 USE 。ENTITY and1 IS 庫使用說明 …… END and1。 ARCHTECTURE rt1 of and1 IS …… END rt1。 CONFIGURATION s1 of and1IS …… END s1。 LIBRARY IEEE。USE 。 ENTITY and2 IS 庫使用說明 …… END and2。 ARCHTECTURE rt2 of and2 IS …… END rt2。 CONFIGURATION s2 of and2 IS …… END s2。 以下是IEEE兩個標準庫“std”與“ieee”中所包含的程序包的簡單解釋。 表21庫名 程序包名 包中預定義內容 std standard VHDL類型，如bit,bit_vector ieee std_logic_1164 定義std_logic，std_logic_vector等 ieee numeric_std 定義了一組基于std_logic_1164中定義的類型上的算術運算符，如“+”、“”、SHL、SHR等 ieee std_logic_arith 定義有符號與無符號類型，及基于這些類型上的算術運算 ieee std_logic_signed 定義了基于std_logic與std_logic_vector類型上的有符號的算術運算 ieee std_logic_unsigned 定義了基于std_logic與std_logic_vector類型上的無符號的算術運算 2 實體Entity實體是VHDL設計中最基本的模塊，VHDL表達的所有設計均與實體有關