【文章內(nèi)容簡(jiǎn)介】 構(gòu)的優(yōu)點(diǎn) FPGA是細(xì)粒結(jié)構(gòu)，這意味著每個(gè)單元間存在細(xì)粒延遲。如果將少量的邏輯緊密排列在一起，F(xiàn)PGA的速度相當(dāng)快。然而，隨著設(shè)計(jì)密度的增加，信號(hào)不得不通過許多開關(guān)，路由延遲也快速增加，從而削弱了整體性能。CPLD的粗粒結(jié)構(gòu)卻能很好地適應(yīng)這一設(shè)計(jì)布局的改變。為什么CPLD和FPGA需要不同的邏輯設(shè)計(jì)技巧？ FPGA是細(xì)粒器件，其基本單元和路由結(jié)構(gòu)都比CPLD的小。FPGA是“寄存器豐富”型的(即其寄存器與邏輯門的比例高)，而CPLD正好相反，它是“邏輯豐富”型的。 很多設(shè)計(jì)人員偏愛CPLD是因?yàn)樗?jiǎn)單易用和高速的優(yōu)點(diǎn)。CPLD更適合邏輯密集型應(yīng)用，如狀態(tài)機(jī)和地址解碼器邏輯等。而FPGA則更適用于CPU和DSP等寄存器密集型設(shè)計(jì)。 VHDL語言描述VHDL的英文全名是VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡(jiǎn)稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本，（簡(jiǎn)稱93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn) 與其他硬件描述語言相比，VHDL具有以下特點(diǎn)：功能強(qiáng)大、設(shè)計(jì)靈活。VHDL具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。VHDL支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語言雖不能比擬的。VHDL還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。 支持廣泛、易于修改。由于VHDL已經(jīng)成為IEEE標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù)EDA工具幾乎都支持VHDL，這為VHDL的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計(jì)過程中，主要的設(shè)計(jì)文件是用VHDL編寫的源代碼，因?yàn)閂HDL易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。 強(qiáng)大的系統(tǒng)硬件描述能力。VHDL具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級(jí)電路，又可以描述門級(jí)電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級(jí)描述。另外，VHDL支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。VHDL支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。獨(dú)立于器件的設(shè)計(jì)、與工藝無關(guān)。設(shè)計(jì)人員用VHDL進(jìn)行設(shè)計(jì)時(shí)，不需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。當(dāng)設(shè)計(jì)描述完成后，可以用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。很強(qiáng)的移植能力。VHDL是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可能。 易于共享和復(fù)用。VHDL采用基于庫（Library）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。圖21隨著VLSI、EDA（ Electronic Design Automation ）工具的迅速發(fā)展，用戶系統(tǒng)的設(shè)計(jì)從單純的ASIC（Application Specific Integrated Circuit）設(shè)計(jì)向著系統(tǒng)單片化SOC（System On a Chip）設(shè)計(jì)的方向發(fā)展。同時(shí)網(wǎng)絡(luò)技術(shù)的發(fā)展，共享IP知識(shí)產(chǎn)權(quán)的開放式系統(tǒng)設(shè)計(jì)成為新模式，芯片工藝物理設(shè)計(jì)與系統(tǒng)設(shè)計(jì)相分離，使用戶系統(tǒng)設(shè)計(jì)人員可直接從事芯片設(shè)計(jì)。多種技術(shù)的融合，系統(tǒng)的功能復(fù)合化程度越來越高；對(duì)系統(tǒng)設(shè)計(jì)方法學(xué)和工具的要求更高；系統(tǒng)設(shè)計(jì)日趨軟件硬化、硬件軟化，并使兩者得到了有機(jī)的融合，形成了更為強(qiáng)大的ESDA（ Electronic System Design Automation ）。從宏觀的角度看，VHDL的語法構(gòu)成了程序的各組成部分；微觀上看VHDL的語法是各種語句的運(yùn)用細(xì)節(jié)。本章在VHDL的特性之后，從這兩個(gè)角度簡(jiǎn)要介紹VHDL的語法基礎(chǔ)。硬件描述語言HDL（Hardware Description Language）誕生于1962年。HDL是用形式化的方法描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語言。主要用于描述離散電子系統(tǒng)的結(jié)構(gòu)和行為。與SDL（Software Description Language）相似，經(jīng)歷了從機(jī)器碼（晶體管和焊接）、匯編（網(wǎng)表）、到高級(jí)語言（HDL）的過程。20世紀(jì)80年代美國國防部開發(fā)Very High Speed Integrated Circuit—VHSIC，用于描述集成電路的結(jié)構(gòu)和功能。此后，硬件描述語言向標(biāo)準(zhǔn)化方向發(fā)展，1987年成為IEEE Standard 1076，稱為VHDL語言。它也是美國國防部標(biāo)準(zhǔn)（MILSTD454L）。1993年該標(biāo)準(zhǔn)增修為IEEE1164標(biāo)準(zhǔn)。1996年，再次加入電路合成的標(biāo)準(zhǔn)程序和規(guī)格。1995年VerilogHDL也成為IEEE 標(biāo)準(zhǔn)。VHDL與VerilogHDL一起成為業(yè)界主選的硬件描述語言。一、VHDL的特點(diǎn)應(yīng)用VHDL進(jìn)行系統(tǒng)設(shè)計(jì)，有以下幾方面的特點(diǎn)。（一）功能強(qiáng)大VHDL具有功能強(qiáng)大的語言結(jié)構(gòu)。它可以用明確的代碼描述復(fù)雜的控制邏輯設(shè)計(jì)。并且具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫和可重復(fù)使用的元件生成。VHDL是一種設(shè)計(jì)、仿真和綜合的標(biāo)準(zhǔn)硬件描述語言。（二）可移植性VHDL語言是一個(gè)標(biāo)準(zhǔn)語言，其設(shè)計(jì)描述可以為不同的EDA工具支持。它可以從一個(gè)仿真工具移植到另一個(gè)仿真工具，從一個(gè)綜合工具移植到另一個(gè)綜合工具，從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)。此外，通過更換庫再重新綜合很容易移植為ASIC設(shè)計(jì)。（三）獨(dú)立性VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)。設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。程序設(shè)計(jì)的硬件目標(biāo)器件有廣闊的選擇范圍，可以是各系列的CPLD、FPGA及各種門陣列器件。（四）可操作性由于VHDL具有類屬描述語句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。（五）靈活性VHDL最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，有著豐富的仿真語句和庫函數(shù)。使其在任何大系統(tǒng)的設(shè)計(jì)中，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。所以，即使在遠(yuǎn)離門級(jí)的高層次（即使設(shè)計(jì)尚未完成時(shí)），設(shè)計(jì)者就能夠?qū)φ麄€(gè)工程設(shè)計(jì)的結(jié)構(gòu)和功能的可行性進(jìn)行查驗(yàn)，并做出決策。二、VHDL的設(shè)計(jì)步驟采用VHDL的系統(tǒng)設(shè)計(jì)，一般有以下6個(gè)步驟。1）要求的功能模塊劃分；2）VHDL的設(shè)計(jì)描述（設(shè)計(jì)輸入）；3）代碼仿真模擬（前仿真）；4）計(jì)綜合、優(yōu)化和布局布線；5）布局布線后的仿真模擬（后仿真）；6）設(shè)計(jì)的實(shí)現(xiàn)（下載到目標(biāo)器件）。三、VHDL的設(shè)計(jì)簡(jiǎn)述VHDL描述數(shù)字電路系統(tǒng)設(shè)計(jì)的行為、功能、輸入和輸出。它在語法上與現(xiàn)代編程語言相似，但包含了許多與硬件有特殊關(guān)系的結(jié)構(gòu)。VHDL將一個(gè)設(shè)計(jì)稱為一個(gè)實(shí)體Entity（元件、電路或者系統(tǒng)），并且將它分成外部的可見部分（實(shí)體名、連接）和內(nèi)部的隱藏部分（實(shí)體算法、實(shí)現(xiàn)）。當(dāng)定義了一個(gè)設(shè)計(jì)的實(shí)體之后，其他實(shí)體可以利用該實(shí)體，也可以開發(fā)一個(gè)實(shí)體庫。所以，內(nèi)部和外部的概念對(duì)系統(tǒng)設(shè)計(jì)的VHDL是十分重要的。外部的實(shí)體名或連接由實(shí)體聲明Entity來描述。而內(nèi)部的實(shí)體算法或?qū)崿F(xiàn)則由結(jié)構(gòu)體Architecture來描述。結(jié)構(gòu)體可以包含相連的多個(gè)進(jìn)程process或者組建ponent等其他并行結(jié)構(gòu)。需要說明的是，它們?cè)谟布卸际遣⑿羞\(yùn)行的。VHDL程序設(shè)計(jì)的基本結(jié)構(gòu)如下：1 庫、程序包程序包是用來單純羅列VHDL語言中所要用到的信號(hào)定義、常數(shù)定義、數(shù)據(jù)類型、元件語句、函數(shù)定義和過程定義等，它是一個(gè)可編譯的設(shè)計(jì)單元，也是庫結(jié)構(gòu)中的一個(gè)層次。要使用程序包時(shí)，可以用USE語句說明。例如： USE ； 該語句表示在VHDL程序中要使用名為STD_LOGIC_1164的程序包中所有定義或說明項(xiàng)。 一個(gè)程序包由兩大部分組成：包頭（Header）和包體（Package Body），其中包體是一個(gè)可選項(xiàng)，也就是說，程序包可以只由包頭構(gòu)成。一般包頭列出所有項(xiàng)的名稱，而在包體具體給出各項(xiàng)的細(xì)節(jié)。 程序包的結(jié)構(gòu)如下所示： PACKAGE 程序包名 IS[說明語句]； END 程序包名；包頭 PACKAGE BODY 程序包名 IS [說明語句]；END BODY；包體 下面是一個(gè)程序包的例子： 包頭說明 PACKAGE Logic IS TYPE Three_level_logic IS (‘0’, ‘L’, ‘Z’)。 CONSTANT Unknown_Value:Three_level_logic:=‘0’。 FUNCTION Invert (input:Three_level_logic) RETURN Three_level_logic。 END Logic。 包體說明 PACKAGE BODY Logic IS 如下是函數(shù)的子程序體 FUNCTION Invert (input:Three_level_logic) RETURN Three_level_logic。 BEGIN CASE input IS WHEN ‘0’=RETURN ‘1’。 WHEN ‘1’=RETURN ‘0’。 WHEN ‘Z’=RETURN ‘Z’。 END CASE。 END Invert。 END Logic。 庫（Library） 庫是專門存放預(yù)先編譯好的程序包（package）的地方。在VHDL語言中，庫的說明總是放在設(shè)計(jì)單元的最前面： LIBRARY 庫名； 這樣，在設(shè)計(jì)單元內(nèi)的語句就可以使用庫中的數(shù)據(jù)。由此可見，庫的好處就在于使設(shè)計(jì)者可以共享已經(jīng)編譯過的設(shè)計(jì)結(jié)果。在VHDL語言中可以存在多個(gè)不同的庫，但是庫和庫之間是獨(dú)立的，不能互相嵌套。實(shí)際中一個(gè)庫就對(duì)應(yīng)一個(gè)目錄，預(yù)編譯程序包的文件就放在此目錄中。用戶自建的庫即為設(shè)計(jì)文件所在目錄，庫名與目錄名的對(duì)應(yīng)關(guān)系可在編譯軟件中指定。 例如在上述計(jì)數(shù)器設(shè)計(jì)中開始部分有： library ieee； use ； use ； 其中 ieee是ieee標(biāo)準(zhǔn)庫的標(biāo)志名，下面兩個(gè)use語句使得以下設(shè)計(jì)可使用程序包std_logic_1164和std_logic_unsigned中預(yù)定義的內(nèi)容。 庫說明語句的作用范圍從一個(gè)實(shí)體說明開始到它所屬的構(gòu)造體、配置為止。當(dāng)一個(gè)源程序中出現(xiàn)兩個(gè)以上的實(shí)體時(shí)，兩條作為使用庫的說明語句應(yīng)在每個(gè)實(shí)體說明語句前重復(fù)書寫。例如： LIBRARY IEEE。 USE 。ENTITY and1 IS 庫使用說明 …… END and1。 ARCHTECTURE rt1 of and1 IS …… END rt1。 CONFIGURATION s1 of and1IS …… END s1。 LIBRARY IEEE。USE 。 ENTITY and2 IS 庫使用說明 …… END and2。 ARCHTECTURE rt2 of and2 IS …… END rt2。 CONFIGURATION s2 of and2 IS …… END s2。 以下是IEEE兩個(gè)標(biāo)準(zhǔn)庫“std”與“ieee”中所包含的程序包的簡(jiǎn)單解釋。 表21庫名 程序包名 包中預(yù)定義內(nèi)容 std standard VHDL類型，如bit,bit_vector ieee std_logic_1164 定義std_logic，std_logic_vector等 ieee numeric_std 定義了一組基于std_logic_1164中定義的類型上的算術(shù)運(yùn)算符，如“+”、“”、SHL、SHR等 ieee std_logic_arith 定義有符號(hào)與無符號(hào)類型，及基于這些類型上的算術(shù)運(yùn)算 ieee std_logic_signed 定義了基于std_logic與std_logic_vector類型上的有符號(hào)的算術(shù)運(yùn)算 ieee std_logic_unsigned 定義了基于std_logic與std_logic_vector類型上的無符號(hào)的算術(shù)運(yùn)算 2 實(shí)體Entity實(shí)體是VHDL設(shè)計(jì)中最基本的模塊，VHDL表達(dá)的所有設(shè)計(jì)均與實(shí)體有關(guān)