vhdl語言應(yīng)用基礎(chǔ)1(基本結(jié)構(gòu)、數(shù)據(jù)類型)(編輯修改稿)
2025-07-18 07:16 本頁面
【文章內(nèi)容簡介】 實(shí)體可以有多個結(jié)構(gòu)體。 格式： ARCHITECTURE 結(jié)構(gòu)體名 OF 實(shí)體名 IS [說明語句； ] BEGIN [并行語句； ] END [ARCHITECTURE] [結(jié)構(gòu)體名 ]； 93版本有， 87沒有。 VHDL結(jié)構(gòu)體術(shù)語 ? 說明語句： 用于定義結(jié)構(gòu)體中所用的數(shù)據(jù)對象和子程序，并對所引用的元件加以說明，但不能定義變量。 ? 并行語句 并行語句有五種類型，可以把它們看成結(jié)構(gòu)體的五種子結(jié)構(gòu)。這五種語句結(jié)構(gòu)本身是并行語句，但內(nèi)部可能含有并行運(yùn)行的邏輯描述語句或順序運(yùn)行的邏輯描述語句，如進(jìn)程內(nèi)部包含的即為順序語句。 ? 五種語句結(jié)構(gòu)分別為塊語句、進(jìn)程語句、信號賦值語句、子程序調(diào)用語句和元件例化語句。 結(jié)構(gòu)體結(jié)構(gòu)圖 結(jié)構(gòu)體 說明語句 功能描述語句 塊語句 進(jìn)程語句 信號賦值語句 子程序調(diào)用語句 元件例化語句 定義順序語句模塊，用從外部獲得的信號值，或內(nèi)部的運(yùn)算數(shù)據(jù)向其它的信號進(jìn)行賦值。 將設(shè)計(jì)實(shí)體內(nèi)的處理結(jié)果向定義的信號或界面端口進(jìn)行賦值 用以調(diào)用過程或函數(shù)，并將獲得的結(jié)果賦值于信號。 元件調(diào)用，用來調(diào)用另一個實(shí)體所描述的電路。 由若干并行執(zhí)行語句包裝在一起形成一個子模塊。 The relationship between the entity and architecture Input 1 Input n Output 1 Output n ENTITY A B C D Sel MUX_Out 2 ? Structure描述 描述該設(shè)計(jì)單元的硬件結(jié)構(gòu) ,即該硬件是如何構(gòu)成的 ,類似于數(shù)字電路中的邏輯圖描述 . ? Date Flow描述 它是類似于寄存器傳輸級的方式描述數(shù)據(jù)的傳輸和變換，以規(guī)定設(shè)計(jì)中的各種寄存器形式為特征，然后在寄存器之間插入組合邏輯。與數(shù)字電路中的真值表描述相似。 ? Behavior Process描述 只描述所希望電路的功能或者電路行為（輸入輸出間轉(zhuǎn)換的行為），而沒有指明或涉及實(shí)現(xiàn)這些行為的硬件結(jié)構(gòu)。與數(shù)字電路中的邏輯表達(dá)式描述相似。 Three kinds of description for the architecture architecture one of mux21 is single d,e:bit。 begin d=a and (not)s。 e=b and s。 y=d or e。 end one。 VC6bINPUT5s7O2AD3R8y4a1Structure Description Logic graph architecture one of mux21 is begin y=(a and (not s) or (b and s)。 end one。 Logic functions Behavior Process Description architecture one of mux21 is begin y=a when s=39。039。 else b。 end one。 Truth tables Date Flow Description 結(jié)構(gòu)體 —行為描述舉例 2 X 8 Input AND gate: ENTITY black_box IS PORT ( a, b: IN std_logic_vector(7 DOWNTO 0)。 y: OUT std_logic_vector(7 DOWNTO 0))。 END black_box。 ARCHITECTURE example OF black_box IS BEGIN y = a AND b。 END example。 操作案例 操作題目： 通過 3?8譯碼器的設(shè)計(jì)實(shí)例，從整體結(jié)構(gòu)上初步認(rèn)識 VHDL的基本結(jié)構(gòu)和語句特點(diǎn)。 3?8譯碼器的電路圖 如圖所示 ，有 4個輸入端（ A0、 A A EN）， 8個輸出端（ Y0～ Y7） 步驟：定義元件庫、實(shí)體、結(jié)構(gòu)體、編譯、仿真。 返 回 A0 A1 A2 EN Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 38 譯碼器 PART 3 Basic Data Type in VHDL Code 一、 Data Objects(是數(shù)據(jù)類型的載體 ) Information is represented in VHDL code as data objects. Three kinds of data objects are provided: – Constant（常量） – Variable（變量） – Signal（信號） 對象的說明格式為： – 對象類別 標(biāo)識符表：類型標(biāo)識 [： =初值 ] 例 ： 數(shù)據(jù)對象名 數(shù)據(jù)對象類型 數(shù)據(jù)對象值的類型 （ 1）常量聲明 常量是全局量 ,在結(jié)構(gòu)描述、程序包說明、實(shí)體說明、過程說明、函數(shù)調(diào)用說明和進(jìn)程說明中使用。 例： constant WIDTH :INTEGER := 8。 constant delay :TIME:= 25ns。 （ 2）變量聲明 定義了給定類型的變量名稱。 例： variable A,B :BIT。 variable INIT :NEW_BIT 變量賦值 ? 整體賦值： temp := “10101010”。 temp := x”AA” 。 ? 逐位賦值 ： temp(7) := ?1?。 ? 多位賦值 temp (7 downto 4) := “1010”。 多位賦值 用雙引號 逐位賦值 用單引號 賦值標(biāo)志 （ 3）信號聲明 ? 信號可以將結(jié)構(gòu)體中分離的并行語句連接起來，并且通過端口其他模塊與該設(shè)計(jì)內(nèi)的連接起來。 ? 信號為器件內(nèi)部節(jié)點(diǎn)信號，數(shù)據(jù)的進(jìn)出不像端口信號那樣受限制，不必定義其端口模式。 ? 定義信號的目的是為了在設(shè)計(jì)電路時使用該信號。 ? 用“ =”來給信號賦值 例： signal A,B :BIT。 signal INIT :INTEGE: = 1 信號賦值 ? SIGNAL temp : Std_Logic_Vector (7 downto 0)。 ? 整體賦值 : temp = “10101010”。 temp = x”AA” 。 ? 逐位賦值 : temp(7) = ?1?。 ? 多位賦值 : ? temp (7 downto 4) = “1010”； 多位賦值 用雙引號 逐位賦值 用單引號 賦值標(biāo)志 信號舉例 LIBRARY ieee。 USE 。 ENTITY simp IS PORT(a, b, c, d : IN Std_L
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