vhdl語言應(yīng)用基礎(chǔ)1(基本結(jié)構(gòu)、數(shù)據(jù)類型)-預(yù)覽頁
【正文】 司出品。 常見的 HDL工具 ? NCVerilog/NCVHDL： Cadence公司出品，很好的 Verilog/VHDL仿真工具，其中 NCVerilog 的前身是著名的 Verilog仿真軟件： VerilogXL ? StateCAD 狀態(tài)機(jī)設(shè)計(jì)軟件，通過畫框圖可自動(dòng)生成狀態(tài)機(jī)的 VHDL,VerilogHDL,或 AHDL源代碼文件。程序按模擬時(shí)間運(yùn)行，相互間的延遲也按模擬時(shí)間計(jì)算。這與硬件電路實(shí)際工作情況是一致的。 ? The general structure of an entity has two main parts: the entity declaration, which specifies the input and output signals for the entity, and the architecture, which gives the circuit details . ? VHDL for a 2to1 multiplexer s e lds e ldq ???? 01 由上面的例子可以看出，實(shí)體說明是二選一器件外部引腳的定義；而構(gòu)造體則描述了二選一器件的邏輯電路和邏輯關(guān)系。 LIBRARY IEEE。 定義元件庫 定義使用哪些自定義元件庫 定義電路實(shí)體的外觀 :I/O接口的規(guī)格 描述電路內(nèi)部的邏輯功能 決定哪一個(gè)architecture被使用 1. VHDL基本結(jié)構(gòu)圖 2. ENTITY DECLARATION ? 功能 ：描述設(shè)計(jì)模塊的輸入 /輸出信號(hào)或引腳，并給出設(shè)計(jì)模塊與外界的接口。 （ 1） The name of the entity ? 實(shí)體名 實(shí)際上是器件名，最好根據(jù)相應(yīng)的電路功能確定。 ? 實(shí)體名不能用中文，也不能用數(shù)字開頭。 timex: time )。 EXAMPLE ENTITY black_box IS Generic ( constant width : integer := 7； )。 co: OUT std_logic)。 ENTITY my_design IS PORT ( d: IN std_logic_vector(11 DOWNTO 0)。 int: OUT std_logic。 編寫 4選 1數(shù)據(jù)選擇器的實(shí)體代碼。 VHDL結(jié)構(gòu)體術(shù)語 ? 說明語句： 用于定義結(jié)構(gòu)體中所用的數(shù)據(jù)對(duì)象和子程序，并對(duì)所引用的元件加以說明，但不能定義變量。 結(jié)構(gòu)體結(jié)構(gòu)圖 結(jié)構(gòu)體 說明語句 功能描述語句 塊語句 進(jìn)程語句 信號(hào)賦值語句 子程序調(diào)用語句 元件例化語句 定義順序語句模塊，用從外部獲得的信號(hào)值，或內(nèi)部的運(yùn)算數(shù)據(jù)向其它的信號(hào)進(jìn)行賦值。 The relationship between the entity and architecture Input 1 Input n Output 1 Output n ENTITY A B C D Sel MUX_Out 2 ? Structure描述 描述該設(shè)計(jì)單元的硬件結(jié)構(gòu) ,即該硬件是如何構(gòu)成的 ,類似于數(shù)字電路中的邏輯圖描述 . ? Date Flow描述 它是類似于寄存器傳輸級(jí)的方式描述數(shù)據(jù)的傳輸和變換，以規(guī)定設(shè)計(jì)中的各種寄存器形式為特征，然后在寄存器之間插入組合邏輯。 Three kinds of description for the architecture architecture one of mux21 is single d,e:bit。 end one。039。 y: OUT std_logic_vector(7 DOWNTO 0))。 操作案例 操作題目： 通過 3?8譯碼器的設(shè)計(jì)實(shí)例，從整體結(jié)構(gòu)上初步認(rèn)識(shí) VHDL的基本結(jié)構(gòu)和語句特點(diǎn)。 constant delay :TIME:= 25ns。 temp := x”AA” 。 ? 信號(hào)為器件內(nèi)部節(jié)點(diǎn)信號(hào)，數(shù)據(jù)的進(jìn)出不像端口信號(hào)那樣受限制，不必定義其端口模式。 ? 整體賦值 : temp = “10101010”。 USE 。 ARCHITECTURE logic OF simp IS SIGNAL e， f : Std_Logic。 END logic。 賦值及賦值時(shí)刻 A = “1010”；（延時(shí)） A := “1010”。首先，由于信號(hào) A發(fā)生變化使進(jìn)程語句開始執(zhí)行。 結(jié)果： 這里 D是變量。而變量的值一經(jīng)賦值就變成新的值。 2） Character（字符）：使用時(shí)用 單引號(hào) 括起來，如： ‘ A?。 整數(shù)與單位之間至少留一個(gè)空格： 5 sec 8） Bit_vector（位矢量）：基于 BIT數(shù)據(jù)類型的數(shù)組。有四種狀態(tài)值： NOTE(注意 )、WARNING(警告 )、 ERROR(錯(cuò)誤 )、 FAILURE(失敗 )。 TYPE level IS (?0?,?1?,?Z?)。 – 1） std_logic:工業(yè)標(biāo)準(zhǔn)的邏輯類型。 – 注意：使用這兩種數(shù)據(jù)時(shí)， 程序中必須聲明 ： LIBRARY IEEE。 Library IEEE Use Signal A: std_logic_vector(1 to 8) Signal B: std_logic Signal C: integer Library Std Use A=“11001101” B=?0? 三、 Documentation in VHDL Code 標(biāo)識(shí)符是 VHDL語言的最基本的要素之一，是使用VHDL語言的基礎(chǔ)。 Signal c,d,z: integer。 Signal e,f,g,h: std_logic_vector(1 downto 0)。 h=e nor f nor g。 ENTITY liti IS PORT(a,b,c,d: IN STD_LOGIC。 Signal tmp : std_logic。abcde例： Variable a1 : std_logic_vector(3 to 0)。 a1= 1100 a1 ROL 1 。 a := b + c 。 Signal c : std_logic_vector(1 to 0)。 1．?dāng)?shù)值類屬性 數(shù)值類屬性可用于返回 數(shù)組、塊或一般數(shù)據(jù)的有關(guān)屬性 。 numberˊ right=0。如信號(hào)屬性函數(shù)： ˊ event，它的值為布爾型，如果剛好有事件發(fā)生在該屬性所附著的信號(hào)上（即信號(hào)有變化），則其取值為 True，否則為 False。 3．范圍類屬性 范圍 （ ˊ RANGE） 類屬性 ， 用來生成一個(gè)限制性數(shù)據(jù)對(duì)象的范圍 。 練 習(xí) 編寫包含全加器的結(jié)構(gòu)體代碼。 END exampl
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