vhdl語(yǔ)言應(yīng)用基礎(chǔ)1(基本結(jié)構(gòu)、數(shù)據(jù)類型)(文件)
【正文】 low Description 結(jié)構(gòu)體 —行為描述舉例 2 X 8 Input AND gate: ENTITY black_box IS PORT ( a, b: IN std_logic_vector(7 DOWNTO 0)。 END example。 例： constant WIDTH :INTEGER := 8。 variable INIT :NEW_BIT 變量賦值 ? 整體賦值： temp := “10101010”。 多位賦值 用雙引號(hào) 逐位賦值 用單引號(hào) 賦值標(biāo)志 （ 3）信號(hào)聲明 ? 信號(hào)可以將結(jié)構(gòu)體中分離的并行語(yǔ)句連接起來(lái)，并且通過(guò)端口其他模塊與該設(shè)計(jì)內(nèi)的連接起來(lái)。 signal INIT :INTEGE: = 1 信號(hào)賦值 ? SIGNAL temp : Std_Logic_Vector (7 downto 0)。 ? 多位賦值 : ? temp (7 downto 4) = “1010”； 多位賦值 用雙引號(hào) 逐位賦值 用單引號(hào) 賦值標(biāo)志 信號(hào)舉例 LIBRARY ieee。 END simp。 g =e and f。 Constant A: integer :=6 。 現(xiàn)在來(lái)看一下例中兩個(gè)進(jìn)程描述的語(yǔ)句。因此 D的最終值應(yīng)為 C。 所以，從這兩個(gè)例題可以看出，信號(hào)量的值將進(jìn)程語(yǔ)句最后所代入的值作為最終代入值。 1） Boolean(布爾量）：取值為 FALSE和 TRUE。 4） Integer（整數(shù)）：范圍在 （ 2311）～（ 2311） 5） Real（實(shí)數(shù)）：范圍在 +38 ～ + +38 6） Bit(位 ):取值為 0或 1. 7） Time(時(shí)間 ):取值范圍與整數(shù)一致 ,一般用于仿真。 10） Severity level（錯(cuò)誤等級(jí)）：用來(lái)設(shè)計(jì)系統(tǒng)的工作狀態(tài)。例如： INTEGER RANGE 100 DOWNTO 1 BIT_VECTOR(3 DOWNTO 0) REAL RANGE TO 這里， DOWNTO表示下降， TO 表示上升 2. 用戶自定義的數(shù)據(jù)類型 – 1） Enumeration Types（枚舉類型）格式如下： TYPE 數(shù)據(jù)類型名 IS （枚舉文字，枚舉文字 … ）； 例如： TYPE color IS (red,green,yellow,blue)。 3. IEEE預(yù)定義標(biāo)準(zhǔn)邏輯位與矢量 在 IEEE的程序包 std_logic_1164中定義了兩個(gè)非常重要的數(shù)據(jù)類型。std_logic的組合。 4. 給 A、 B賦值，其中 A的值為 11001101； B的值為 0。 四、 OPERATORS （ 1） Arithmetic Operators + 加 ** 乘方 － 減 MOD 求模 * 乘 REM 求余 / 除 ABS 求絕對(duì)值 （ 2） Relational Operators = 等于 /= 不等于 ＜ 小于 ＜ = 小于或等于 ＞ 大于 ＞ =大于或等于 其中‘＜ =?符號(hào)也用于信號(hào)的賦值操作 （ 3） Boolean Operators AND 邏輯與 SLL 邏輯左移 OR 邏輯 SRL 邏輯右移 NAND 邏輯與非 SLA 算術(shù)左移 NOR 邏輯或非 SRA 算術(shù)右移 XOR 邏輯異或 ROR 邏輯循環(huán)右移 NOT 邏輯非 ROL 邏輯循環(huán)左移 PS: 邏輯操作符的用法 1. 操作數(shù)的數(shù)據(jù)類型必須符合操作符的要求 能進(jìn)行邏輯運(yùn)算的數(shù)據(jù)類型： bit、 bit_vector、 boolean std_logic、 std_logic_vector 例 Signal a,b,y: std_logic。 2. 表達(dá)式中有多個(gè)運(yùn)算符時(shí)一般要加括號(hào) 表達(dá)式中有多個(gè)運(yùn)算符時(shí)一般要加括號(hào)，但 and、 or、 xnor除外 例 Signal a,b,c,d: std_logic_vector(3 downto 0)。 d=a xnor b xnor c。 Library IEEE USE 。 ACHITECTURE AA1 OF liti IS BEGIN e=(a and b) or tmp 。 1＝1amp。 a1= 0110 a1 SLL 2 。 a1= 1111 PS: 算術(shù)運(yùn)算符 例 1： Variable a,b,c,d,e,f : integer range 0 to 255。 Signal b : std_logic_vector(2 to 0)。其引用的一般形式均為：對(duì)象 ˊ 屬性。 這個(gè)整型數(shù)據(jù)的各屬性值如下： numberˊ left=9。 2．函數(shù)類屬性 函數(shù)類屬性用來(lái)返回有關(guān)信號(hào) 行為功能的信息 。 clkˊevent AND clk=ˊ0ˊ ，表示時(shí)鐘的下降沿 。 注意： MAX+PLUSⅡ 不支持該屬性 。 c = (a AND b)OR(b AND c)OR(a AND c)。 練 習(xí) 答 案 。 ARCHITECTURE example2 OF and3 IS BEGIN y= a AND b AND c。 編寫 3輸入與非門的結(jié)構(gòu)體代碼。 例如：數(shù)據(jù)總線的范圍 SIGNAL data_bus :std_logic_vector （ 15 DOWNTO 0） 。利用此屬性可決定時(shí)鐘邊沿是否有效，即時(shí)鐘是否發(fā)生。 numberˊlow =0。如左邊界（ ˊ left）、右邊界（ ˊ right）、下限值（ ˊ low）、上限值（ ˊ high）和數(shù)組長(zhǎng)度（ ˊ length）。 a = b ? c 五、 ATTRIBUTE VHDL屬性（ Attribute）是指實(shí)體、結(jié)構(gòu)體、類型及信號(hào)的一些表現(xiàn)特征。 d := e – f 。 a1= 0111 a1 SRA 1 。 a1 := “1011”。 tmp= c xor d 。 e : out STD_LOGIC)。 h=(e nor f) nor g。 d=a and b and c。 y=a and b。標(biāo)識(shí)符是描述 VHDL語(yǔ)言中端口、信號(hào)、常數(shù)、變量以及函數(shù)等的名稱的字符串。 USE Std_Logic Types ? IEEE std_logic_ 1164中定義的一種數(shù)據(jù)類型，它包含 9種取值分別為： ‘ U? 未初始化 用于仿真 ’ X? 強(qiáng)未知 用于仿真 ’ 0? 強(qiáng) 0 用于綜合與仿真
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