[信息與通信]第08講_第4章arm片上總線和arm7tdmi核85頁(編輯修改稿)
2025-02-17 12:54 本頁面
【文章內(nèi)容簡介】 3南京大學(xué)計算機(jī)系nRW 信號l nRW(not read/write)l 讀寫控制信號l 一個受 APE、 ALE和 ABE控制的信號。l nRW指定傳送的方向。 nRW為高表明是 ARM7TDMI的寫周期， nRW為低表明是 ARM7TDMI的讀周期。 S周期的突發(fā)傳送始終是讀突發(fā)，或者寫突發(fā)。在突發(fā)傳送期間不能改變方向。2022年 9月 15日 34南京大學(xué)計算機(jī)系nMREQ信號l nMREQ(not memory request)l 存儲器訪問請求信號，低電平有效。在接下來的時鐘周期，當(dāng)處理器請求存儲器訪問時，它為低。2022年 9月 15日 35南京大學(xué)計算機(jī)系存儲器接口詳解l 總線接口信號l 時序圖約定l 總線周期l 尋址信號l 地址時序l 數(shù)據(jù)定時信號l 延長訪問時間l 特權(quán)模式訪問l 上電后的復(fù)位序列2022年 9月 15日 36南京大學(xué)計算機(jī)系總線接口信號l ARM7TDMI的總線接口信號可以分成如下 4類：l 時鐘和時鐘控制信號： MCLK、 nWAIT 、 ECLK、nRESET。l 地址類信號： A[31:0]、 nRW 、 MAS[1:0]、 nOPC、nTRANS、 LOCK、 TBIT。l 存儲器請求信號： nMREQ、 SEQ。l 數(shù)據(jù)時序信號： D[31:0]、 DIN[31:0]、 DOUT[31:0]、ABORT、 BL[3:0]。l ARM7TDMI使用 MCLK的上升沿和下降沿。l 使用 nWAIT信號可以延長總線周期。l 后面部分描述一個簡單系統(tǒng)，其中 nWAIT總是高電平。2022年 9月 15日 37南京大學(xué)計算機(jī)系A(chǔ)[31:0] 信號l A[31:0](address)l 地址相關(guān)信號， 32位地址總線。l 當(dāng)?shù)刂房偩€有效時，用 ALE、 ABE和 APE來控制。l A[31:0]是指定傳送地址的 32位地址總線。所有地址是字節(jié)地址，因而一個字訪問突發(fā)導(dǎo)致每個周期地址總線增加 4。l 地址總線提供 4GB的線性尋址空間。l 當(dāng)發(fā)出字訪問信號時，存儲系統(tǒng)忽略低 2位 A[1:0]， 當(dāng)發(fā)出半字訪問信號時，存儲系統(tǒng)忽略低位 A[0]。l 所有數(shù)據(jù)值必須在它們固有的邊界對準(zhǔn)。所有的字必須字對準(zhǔn)。2022年 9月 15日 38南京大學(xué)計算機(jī)系MAS[1:0] 信號l MAS[1:0](memory access size)l 地址相關(guān)信號l 用于指示存儲系統(tǒng)在讀和寫周期所要求的數(shù)據(jù)傳送的大小 (字節(jié)、半字和字 )。在存儲周期，在 MCLK下降沿之前變?yōu)橛行?，并保持有效直?MCLK的上升沿為止。l 二進(jìn)制值 00、 01和 10分別表示字節(jié)、半字和字 (11保留 )。這是一個由 APE、 ALE和 ABE控制的信號。l MAS信號的編碼意義參看下表2022年 9月 15日 39南京大學(xué)計算機(jī)系有效地址的決定l ARM7TDMI產(chǎn)生的地址始終是字節(jié)地址。盡管如此，存儲系統(tǒng)必須忽略地址的低位冗余。有效地址位參見下表：MAS[1:0] 寬 度 有效地址位00 字 節(jié) A[31:0]01 半字 A[31:1]10 字 A[31:2]11 保留 —2022年 9月 15日 40南京大學(xué)計算機(jī)系nOPC信號l nOPC(not opcode fetch)l 當(dāng)處理器正在從存儲器取指令時，它為低。這是一個由APE、 ALE和 ABE控制的信號。l nOPC的輸出傳遞有關(guān)傳送的信息。 MMU使用這個信號來判定訪問是取操作碼還是數(shù)據(jù)傳送。這個信號可與nTRANS一起使用以實現(xiàn)訪問許可權(quán)方案 (access permission scheme)。2022年 9月 15日 41南京大學(xué)計算機(jī)系nTRANS信號l nTRANS(not memory translate)l 當(dāng)處理器在用戶模式時，它為低。它可用于通知存儲管理系統(tǒng)地址轉(zhuǎn)換的時間，或作為非用戶模式活動的標(biāo)示。這是一個由 APE、 ALE和 ABE控制的信號。l nTRANS為 0：用戶；l nTRANS為 1：特權(quán)。l nTRANS可由 LDRT和 STRT指令來適當(dāng)設(shè)置。 l nTRANS信號的使用可以避免黑客蓄意給操作系統(tǒng)傳送非法指針，然后讓操作系統(tǒng)以特權(quán)模式訪問存儲器的可能性。當(dāng)然它也會被黑客用來讓用戶應(yīng)用去訪問任意的存儲位置 (如 I／ O 空間 )。2022年 9月 15日 42南京大學(xué)計算機(jī)系TBIT信號l TBIT信號表明處理器的工作狀態(tài)。l 當(dāng)處理器正在執(zhí)行 Thumb指令集時， TBIT為高；l 當(dāng)處理器正在執(zhí)行 ARM指令集時，它為低。l 該信號在 BX指令的第 1個執(zhí)行周期的第 2相（狀態(tài)）改變。2022年 9月 15日 43南京大學(xué)計算機(jī)系SEQ信號l SEQ(quential address)l 概述：指示順序地址l 當(dāng)下一個存儲器周期的地址與上一次存儲器訪問的地址緊密相關(guān)時， SEQ為高。l 在 ARM狀態(tài)，新地址可以是相同的字或下一個字。在Thumb狀態(tài)，新地址可以是相同的半字或下一個半字。l 與低位地址線配合，它可用于指示下一個周期可使用快速存儲器模式 (例如 DRAM頁模式 )，或用于旁路地址轉(zhuǎn)換系統(tǒng)。2022年 9月 15日 44南京大學(xué)計算機(jī)系A(chǔ)BORT信號l ABORT(memory abort)l 存儲系統(tǒng)使用該信號通知處理器其所請求的訪問是不允許的。2022年 9月 15日 45南京大學(xué)計算機(jī)系BL[3:0]信號l BL[3:0](byte latch control)l 字節(jié)鎖存使能信號l 當(dāng)這些信號為高時，數(shù)據(jù)總線的值在 MCLK的下降沿鎖存。l 對于大多數(shù)設(shè)計，這些信號必須接高電平 。l BL[3]控制在 D[31:24]上出現(xiàn)的數(shù)據(jù)的鎖存；l BL[2]控制在 D[23:16]上出現(xiàn)的數(shù)據(jù)的鎖存；l BL[1]控制在 D[15:8]上出現(xiàn)的數(shù)據(jù)的鎖存；l BL[0]控制在 D[7:0]上出現(xiàn)的數(shù)據(jù)的鎖存。2022年 9月 15日 46南京大學(xué)計算機(jī)系時序圖約定l 本頁 給出的圖例適用于后面的各種時序圖2022年 9月 15日 47南京大學(xué)計算機(jī)系總線周期l 流水型的 ARM7TDMI總線接口能夠有最長的存儲周期時間用于地址譯碼和響應(yīng)訪問請求。l 存儲器請求信號比訪問用的總線周期提前一個總線周期廣播；
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