【文章內(nèi)容簡介】 PC 8 PC 4 ARM Thumb 計算機應用研究所 51 ? 在 ARM7的 3級流水線結構中流水線易出現(xiàn)阻塞或間斷，這必然降低了流水線的效率，為了提高處理器的性能，必然要考慮如何優(yōu)化處理器的組織結構。 （ 1）縮短程序執(zhí)行時間 : ? 提高時鐘頻率 fclk ? 減少每條指令的平均時鐘周期數(shù) CPI 流水線技術 Tprog：程序執(zhí)行時間 Ninst：指令條數(shù) CPI：指令平均時鐘周期數(shù) FCLK：時鐘頻率 計算機應用研究所 52 流水線技術 （ 2）解決流水線相關 : 結構相關 數(shù)據(jù)相關 控制相關 如果某些指令在流水線中重疊執(zhí)行時，產(chǎn)生資源沖突，則稱該流水線存在結構相關。 解決：資源重復（ Cache 分離、 ALU中單獨的地址計算加法器） 寫后讀”、“寫后寫” “讀后寫” 解決：專用通路、流水線互鎖技術 當流水線遇到分支指令和其他會改變 PC值的指令時，取指取決于指令執(zhí)行條件，可能需重新取指，致使流水線停頓。 解決：引入延時分支、盡早計算轉(zhuǎn)移成功時的目標地址。 計算機應用研究所 53 流水線技術 ? 超標量 (Superscalar)執(zhí)行：超標量 CPU采用多條流水線結構 執(zhí)行 1 取指 指令 譯碼 2 譯碼 1 執(zhí)行 2 執(zhí)行 1 取指 譯碼 2 譯碼 1 執(zhí)行 2 流水線1 流水線2 數(shù)據(jù)回寫 計算機應用研究所 54 流水線技術 注意： ? 超標量處理器在執(zhí)行的過程中必須動態(tài)地檢查指令相關性，判斷當前的指令組合是否能同時執(zhí)行； ? 如果代碼中有分支指令，我們必須將分支被執(zhí)行和分支不被執(zhí)行這兩種情況分開考慮，計算執(zhí)行時間幾乎是不可能的； 計算機應用研究所 55 流水線技術 ARM各個系列的流水線： 預取 (Fetch) 譯碼 (Decode) 執(zhí)行 (Execute) 預取 (Fetch) 譯碼 (Decode) 執(zhí)行 (Execute) 訪存 (Memory) 寫入 (Write) 預取 (Fetch) 譯碼 (Decode) 發(fā)送 (Issue) 預取 (Fetch) 預取 (Fetch) 執(zhí)行 (Execute) 訪存 (Memory) 寫入 (Write) 譯碼 (Decode) 發(fā)送 (Issue) 執(zhí)行 (Execute) 轉(zhuǎn)換 (Snny) 訪存 (Memory) 寫入 (Write) ARM7 ARM9 ARM10 ARM11 計算機應用研究所 56 第 2章 ARM微處理器硬件結構 1 2 計 算 機 體 系 結 構 ARM處理器結構 和技術特征 ARM 存 儲 系 統(tǒng) 機 制 3 計算機應用研究所 61 存儲器層次結構 存儲層次中，層次結構個部分的特點是： 每位價格從上往下依次減少； 存儲容量從上往下依次增加； 存取速度從上往下依次減慢； CPU的訪問頻度從上往下依次減少。 計算機應用研究所 62 ARM存儲器存儲層次 ? ARM存儲器采用層次存儲結構，其目的在于以低速存儲器的價格得到高速存儲器的性能。 ? ARM架構的處理器的存儲器尋址空間為 4GB，一般系統(tǒng)所需 RAM/ROM經(jīng)總線外接。 ? 存儲層次： 寄存器 片上 RAM 主存 硬盤 計算機應用研究所 63 ARM存儲器存儲層次 ? ARM支持的數(shù)據(jù)類型 ARM處理器支持以下六種數(shù)據(jù)類型： ? 8位有符號和無符號字節(jié) 。 ? 16位有符號和無符號半字 ， 以 2字節(jié)的邊界對齊 。 ? 32位有符號和無符號字 ， 以 4字節(jié)的邊界對齊 。 在內(nèi)部，所有 ARM操作都是面向 32位的操作數(shù)； 只有數(shù)據(jù)傳送指令支持較短的字節(jié)和半字的數(shù)據(jù)類型。 當從存儲器調(diào)入一個字節(jié)和半字時，根據(jù)指令對數(shù)據(jù)的操作類型，將其無符號 0或有符號“符號位”擴展為 32位，進而作為 32位數(shù)據(jù)在內(nèi)部進行處理。 計算機應用研究所 64 ARM內(nèi)存儲器的組織 大端的數(shù)據(jù)存放格式 低地址 高地址 地址 A 地址 A+1 地址 A+2 地址 A+3 最高有效字節(jié)的地址就是該 word的地址 最高有效字節(jié)位于最低地址 word a=0x f6 73 4b cd f6 73 4b cd 計算機應用研究所 65 ARM內(nèi)存儲器的組織 小端的數(shù)據(jù)格式 低地址 高地址 地址 A 地址 A+1 地址 A+2 地址 A+3 最低有效字節(jié)的地址就是該 word的地址 最低有效字節(jié)位于最低地址 word a=0x f6 73 4b cd f6 73 4b cd 計算機應用研究所 66 總線接口信號 ? ARM7TDMI的總線接口信號可以分成如下 4類： ? 時鐘和時鐘控制信號： MCLK、 nWAIT、 ECLK、 nRESET。 ? 地址類信號： A[31:0]、 nRW、 MAS[1:0]、 nOPC、 nTRANS、LOCK、 TBIT。 ? 存儲器請求信號： nMREQ、 SEQ。 ? 數(shù)據(jù)時序信號： D[31:0]、 DIN[31:0]、 DOUT[31:0]、 ABORT、 BL[3:0]。 ? ARM7TDMI使用 MCLK的上升沿和下降沿。 ? 使用 nWAIT信號可以延長總線周期。 計算機應用研究所 67 A[31:0] 信號 ? A[31:0](address) ? 地址相關信號， 32位地址總線。 ? 當?shù)刂房偩€有效時，用 ALE、 ABE和 APE來控制。 ? A[31:0]是指定傳送地址的 32位地址總線。所有地址是字節(jié)地址，因而一個字訪問突發(fā)導致每個周期地址總線增加4。 ? 地址總線提供 4GB的線性尋址空間。 ? 當發(fā)出字訪問信號時，存儲系統(tǒng)忽略低 2位 A[1:0]，當發(fā)出半字訪問信號時，存儲系統(tǒng)忽略低位 A[0]。 ? 所有數(shù)據(jù)值必須在它們固有的邊界對準。所有的字必須字對準。 計算機應用研究所 68 MAS[1:0] 信號 ? MAS[1:0](memory access size) ? 地址相關信號 ? 用于指示存儲系統(tǒng)在讀和寫周期所要求的數(shù)據(jù)傳送的大小 (字節(jié)、半字和字 )。在存儲周期，在 MCLK下降沿之前變?yōu)橛行В⒈３钟行е钡?MCLK的上升沿為止。 ? 二進制值 00、 01和 10分別表示字節(jié)、半字和字 (11保留 )。這是一個由 APE、 ALE和 ABE控制的信號。 ? MAS信號的編碼意義參看下表 計算機應用研究所 69 有效地址的決定 ? ARM7TDMI產(chǎn)生的地址始終是字節(jié)地址。盡管如此，存儲系統(tǒng)必須忽略地址的低位冗余。有效地址位參見下表： MAS[1:0] 寬度 有效地址位 00 字節(jié) A[31:0] 01 半字 A[31:1] 10 字 A[31:2] 11 保留 — 計算機應用研究所 70 nOPC信號 ? nOPC(not opcode fetch) ? 當處理器正在從存儲器取指令時，它為低。這是一個由APE、 ALE和 ABE控制的信號。 ? nOPC的輸出傳遞有關傳送的信息。 MMU使用這個信號來判定訪問是取操作碼還是數(shù)據(jù)傳送。這個信號可與 nTRANS一起使用以實現(xiàn)訪問許可權方案 (access permission scheme)。 計算機應用研究所 71 nTRANS信號 ? nTRANS(not memory translate) ? 當處理器在用戶模式時，它為低。它可用于通知存儲管理系統(tǒng)地址轉(zhuǎn)換的時間，或作為非用戶模式活動的標示。這是一個由 APE、 ALE和 ABE控制的信號。 ? nTRANS為 0：用戶； ? nTRANS為 1：特權。 ?nTRANS可由 LDRT和 STRT指令來適當設置。 ?nTRANS信號的使用可以避免黑客蓄意給操作系統(tǒng)傳送非法指針，然后讓操作系統(tǒng)以特權模式訪問存儲器的可能性。當然它也會被黑客用來讓用戶應用去訪問任意的存儲位置 (如I／ O 空間 )。 計算機應用研究所 72 TBIT信號 ? TBIT信號表明處理器的工作狀態(tài)。 ? 當處理器正在執(zhí)行 Thumb指令集時， TBIT為高； ? 當處理器正在執(zhí)行 ARM指令集時，它為低。 ? 該信號在 BX指令的第 1個執(zhí)行周期的第 2相（狀態(tài)）改變。 計算機應用研究所 73 SEQ信號 ? SEQ(quential address) ? 概述：指示順序地址 ? 當下一個存儲器周期的地址與上一次存儲器訪問的地址緊密相關時， SEQ為高。 ? 在 ARM狀態(tài)，新地址可以是相同的字或下一個字。在Thumb狀態(tài)，新地址可以是相同的半字或下一個半字。 ? 與低位地址線配合，它可用于指示下一個周期可使用快速存儲器模式 (例如 DRAM頁模式 )，或用于旁路地址轉(zhuǎn)換系統(tǒng)。 計算機應用研究所 74 ABORT信號 ? ABORT(memory abort) ? 存儲系統(tǒng)使用該信號通知處理器其所請求的訪問是不允許的。 計算機應用研究所 75 BL[3:0]信號 ? BL[3:0](byte latch control) ? 字節(jié)鎖存使能信號 ? 當這些信號為高時，數(shù)據(jù)總線的值在 MCLK的下降沿鎖存。 ? 對于大多數(shù)設計，這些信號必須接高電平。 ? BL[3]控制在 D[31:24]上出現(xiàn)的數(shù)據(jù)的鎖存； ? BL[2]控制在 D[23:16]上出現(xiàn)的數(shù)據(jù)的鎖存； ? BL[1]控制在 D[15:8]上出現(xiàn)的數(shù)據(jù)的鎖存； ? BL[0]控制在 D[7:0]上出現(xiàn)的數(shù)據(jù)的鎖存。 計算機應用研究所 76 時序圖約定 ? 本頁給出的圖例適用于后面的各種時序圖 時鐘電平由高到低瞬變電平由高/ 低到高總線穩(wěn)定總線由穩(wěn)態(tài)到高阻態(tài)總線變化總線由高阻態(tài)到穩(wěn)態(tài)計算機應用研究所 77 總線周期 ? 流水型的 ARM7TDMI總線接口能夠有最長的存儲周期時間用于地址譯碼和響應訪問請求。 ? 存儲器請求信號比訪問用的總線周期提前一個總線周期廣播； ? 地址類信號比訪問用的總線周期提前半個時鐘周期廣播。 計算機應用研究所 78 ARM7TDMI的一個存儲周期 MCL Kn MRE QSE QA [3 1 : 0 ]D [3 1 : 0 ]A PE高阻抗態(tài) 總線變化 計算機應用研究所 79 4種類型的總線周期 ? ARM7TDMI的總線接口可以實現(xiàn)如下 4種不同類型的總線周期： ? 非順序周期 請求向或從某一地址傳送。該地址與前一個周期使用的地址無關。 ? 順序周期 請求向或從某一地址傳送。該地址與前一個周期使用的地址相比，或相同，或大 1個字或半個字。 ? 內(nèi)部周期 不需要傳送，因為它正在執(zhí)行內(nèi)部功能，不能同時執(zhí)行有用的預取。 ? 協(xié)處理器寄存器傳送周期 使用數(shù)據(jù)總線與協(xié)處理器進行通信，但不需要存儲系統(tǒng)作任何動作。 計算機應用研究所 80 總線周期類型 nM R EQ0011SEQ0110總線周期類型N 周期S 周期I 周期C 周期 協(xié)處理器寄存器傳送周期內(nèi)部周期順序周期非順序周期說明計算機應用研究所 81 非順序周期 ? 非順序周期是最簡單的總線周期，在處理器請求向或從某一地址傳送時出現(xiàn)。這個地址與前一周期使用的地址無關。存儲控制器必須啟動存儲器訪問來滿足這個請求。 ? 組成 N周期的地址類和信號 (nMREQ和 SEQ)在總線上廣播。在下一個總線周期結束時，數(shù)據(jù)在 CPU和存儲器之間傳送。對于非順序訪問，存儲系統(tǒng)常需要較長的訪問時間 (擴展時鐘周期 )。這為全地址譯碼提供了時間，或?qū)⑿泻土械刂锋i存進 DRAM。 計算機應用研究所 82 非順序存儲周期信號波形圖 MCL KA [3 1 : 0 ]n MRE QSE Qn RA Sn CA SD [3 1 : 0 ]S 周期N 周期a a+400有效指明 N周期，即非順序周期 01有效指明 S周期 計算機應用研究所 83 順序周期 ? 順序周期用于實現(xiàn)總線上的突發(fā)傳送