【文章內(nèi)容簡介】 息的傳送。 40 8086總線周期 時鐘周期： CPU的一切操作都是在系統(tǒng)主時鐘 CLK的控制下按節(jié)拍有序地進行的。 系統(tǒng)主時鐘一個周期信號所持續(xù)的時間稱為時鐘周期（ T）， 大小等于頻率的倒數(shù)，是 CPU的基本時間計量單位。 總線周期： CPU通過外部總線對存儲器或 I/O端口進行一次讀 /寫操作的過程稱為總線周期 。為完成對存儲器或 I/O端口的一次訪問， CPU需要先后發(fā)出存儲器或 I/O端口地址，發(fā)出讀或者寫操作命令，進行數(shù)據(jù)的傳輸。以上的每一個操作都需要延續(xù)一個或幾個時鐘周期。所以， 一個總線周期由若干個時鐘周期（ T） 組成。 41 T1狀態(tài)： CPU向多路復用總線上 發(fā)送地址信息 （ A19～ A0） 指出要尋址的內(nèi)存單元地址或 I/O端口地址 。 這期間CPU還要送出地址鎖存信號 ALE（ 正向脈沖 ） ， 在ALE的下降沿將內(nèi)存單元地址或 I/O端口地址存入地址鎖存器 。 T2狀態(tài)： CPU從總線上撤銷地址 ， 使總線低 16位呈現(xiàn)高阻狀態(tài) ， 為數(shù)據(jù)傳輸作準備 。 總線高 4位 （ A19～ A16） 輸出總線周期的狀態(tài)信息 ， 用以表示中斷允許狀態(tài)及正在使用的段寄存器名等 。 42 T3狀態(tài)： A19～ A16上狀態(tài)信息不變 ， 總線低 16位上出現(xiàn) CPU要寫出的數(shù)據(jù)或準備讀入的數(shù)據(jù) 。 若外設(shè)或內(nèi)存來不及與總線交換數(shù)據(jù) ， 以使在 T4狀態(tài)下結(jié)束該總線周期 ， 則應(yīng)通過 CPU的 READY信號 ， 在 T3前沿 （ 下降沿 ）之前向 CPU申請插入 等待狀態(tài) TW。 在 T3及 TW的前沿查詢 READY線 ， 查到為高電平則結(jié)束等待狀態(tài) ， 進入下一狀態(tài) 。 否則繼續(xù)插入等待狀態(tài) 。 T4狀態(tài)： 總線周期結(jié)束 ， 若為總線讀周期則在 T4前沿將數(shù)據(jù)讀入 CPU。 TI狀態(tài)： 總線空閑周期 。 圖 23 典型的 8086總線周期時序 43 2. 8086 CPU的引腳及功能 8086/8088 引腳分配圖 44 8086/8088 CPU有兩種不同的工作模式（最小模式和最大模式）， 8條引腳（ 24～ 31）在兩種工作模式中具有不同的功能。引腳圖括號中是最大模式下被重新定義的控制信號。 引腳信號的傳輸有以下幾種類型： * 輸出：信號從 CPU向外部傳送； * 輸入：信號從外部送入 CPU； * 雙向：信號有時從外部送入 CPU， 有時從 CPU向外部傳送； * 三態(tài)：除了高電平、低電平兩種狀態(tài)之外， CPU內(nèi)部還 可以通過一個大的電阻阻斷內(nèi)外信號的傳送， CPU內(nèi)部的狀態(tài)與外部相互隔離，稱為“懸浮態(tài)”。 45 (1) GND(地）和 VCC(電源 ) (2) AD15～ AD0(address data bus)地址／數(shù)據(jù)復用引腳 (雙向，三態(tài) ) 作為復用引腳，在總線周期的 T1狀態(tài)用來輸出要訪問的存儲器或 I／ O端口地址。 T2～ T3狀態(tài)，對讀周期來說，處于浮空狀態(tài)；對寫周期來說，則是傳輸數(shù)據(jù)。 (3) A19/S6～ A16/S3(address/status)地址 /狀態(tài)復用引腳 (輸出，三態(tài) ) 在總線周期的 T1狀態(tài)，用來輸出地址的最高 4位 , A19～A16與 AD15～ AD0一起構(gòu)成訪問存儲器的 20位物理地址。CPU訪問 I/O端口時， A19～ A16保持為“ 0”。在 T2， T3，TW和 T4狀態(tài)時， S6～ S3用來輸出狀態(tài)信息。 46 S4 S3 表示意義 0 0 正在使用 ES 0 1 正在使用 SS 1 0 正在使用 CS 1 1 正在使用 DS 其中： S6： S6=0表示 8086CPU占用系統(tǒng)總線，在 T2， T3， TW和 T4狀態(tài)時， 8086總是使 S6=0。 S5 ： 反映標志寄存器的中斷允許標志 IF的設(shè)置情況 IF=1， 允許可屏蔽中斷，則 S5=1 IF=0， 禁止可屏蔽中斷，則 S5=0 S4， S3： 指明正在使用的段寄存器情況。 47 (4) BHE/S7（ Bus High Enable/Status） 高 8位數(shù)據(jù)總線允許／狀態(tài)復用引腳 (輸出，三態(tài)，低電平有效 ) 在 T1狀態(tài)， BHE／ S7引腳輸出 BHE信號，表示高 8位數(shù)據(jù)總線 D15～ D8上的數(shù)據(jù)有效。在 T2， T3， TW和 T4狀態(tài)，BHE／ S7輸出狀態(tài)信號 S7。 不過，在當前的芯片設(shè)計中，S7并未被賦予任何實際意義。 8086CPU有 16根數(shù)據(jù)線 , 低 8位數(shù)據(jù)線總是和偶地址的存儲器或 I/O端口相連接 , 高 8位的數(shù)據(jù)線與奇地址的存儲器或 I/O端口相連接。 BHE有效，表示 CPU正在使用高 8位的數(shù)據(jù)線對奇地址的存儲單元或 I/O端口進行訪問。它與地址碼最低位 A0配合起來表示當前總線使用情況。 48 BHE A0 操 作 使用數(shù)據(jù)線 0 0 1 0 0 1 從偶地址開始讀 /寫一個字 從偶地址讀 /寫一個字節(jié) 從奇地址讀 /寫一個字節(jié) AD15~AD0 AD7~AD0 AD15~AD8 0 1 1 0 從奇地址開始讀 /寫一個字 （第一個總線周期） （第二個總線周期） AD15~AD8 AD7~AD0 BHE和 A0信號的意義 49 (5) NMI（ Non Maskable Interrupt Request） 非屏蔽中斷引腳 (輸入 ) 由外部輸入 ， 邊沿觸發(fā) ， 正跳沿 (由低到高的上升沿 )有效 ， 不受中斷允許標志 IF的影響 ， 也不能用軟件進行屏蔽 。 CPU一旦測試到 NMI請求有效 ， 在當前指令執(zhí)行完后自動轉(zhuǎn)去執(zhí)行中斷類型號為 2的非屏蔽中斷中斷服務(wù)程序 。 顯然這是一種比 INTR級別高的中斷請求 。 (6) INTR（ Interrupt Request） 可屏蔽中斷請求信號 (輸入 ) 由外部輸入 ， 電平觸發(fā) ， 高電平有效 。 INTR有效時 ，表示外部向 CPU發(fā)出中斷請求 。 CPU在每條指令的最后一個時鐘周期對 INTR進行采樣 ， 一旦測試到中斷請求 ， 并且當前中斷允許標志 IF=1， 則 CPU就會在結(jié)束當前指令后 ，響應(yīng)中斷請求 ， 進入一個中斷處理子程序 。 50 ⑺ RD（ Read） 讀信號 ,輸出 、 三態(tài) 、 低電平有效 。 在 CPU執(zhí)行讀操作時 ， RD信號在 T T TW期間為低電平有效 。 在系統(tǒng)總線進入 “ 保持響應(yīng) ” 期間 ， RD引腳被浮置為高阻狀態(tài) 。 到底讀存儲器還是讀 I/O端口還決定于 M/IO， 若 M/IO為高則為讀存儲器 ， M/IO為低則讀 I/O端口 。 ⑻ CLK （ Clock） 時鐘輸入引腳 8086要求時鐘占空比為 1/3，即一個周期中 1/3為高電平、2/3為低電平。 CPU的所有操作均是在時鐘的同步下進行的。 51 ⑼ RESET （ Reset） 復位引腳，輸入、高電平有效。 8086要求復位信號至少維持 4個時鐘周期的高電平 才有效 ，以完成 CPU內(nèi)部寄存器的復位操作。 復位信號一出現(xiàn)， CPU立即結(jié)束當前的操作，進入復位操作，即將 標志寄存器（ FR）、 IP、 DS、 SS、 ES清 0，指令隊列清空， CS置為 FFFFH。 當復位信號降為低電平后， CPU從 CS:IP開始取出指令并執(zhí)行它，即系統(tǒng)復位后執(zhí)行的第一條指令的物理地址為FFFF0H。 系統(tǒng)程序一般在該物理地址單元放一條轉(zhuǎn)移指令，轉(zhuǎn)到引導程序的入口。 52 (10) READY（ Ready） 準備好引腳，輸入、高電平有效 “準備好”信號是由所訪問的存儲器或 I／ O設(shè)備發(fā)來的響應(yīng)信號。 當 CPU執(zhí)行總線讀寫周期訪問存儲器或 I/O設(shè)備時，若存儲器或 I/O設(shè)備的讀寫速度較慢，來不及在 T4狀態(tài)結(jié)束數(shù)據(jù)傳輸，就需要設(shè)計一個硬件電路，在 T3之前向 CPU提供一個低電平 READY信號。 CPU在每個總線周期的 T3狀態(tài)的前沿開始對 READY信號進行采樣。如果檢測到 READY為低電平，則在 T3狀態(tài)之后插入 一個 TW等待狀態(tài)，并在 TW前沿繼續(xù)查詢 READY線，若 READY仍為低電平，則會繼續(xù)插入 TW ， 直到 READY升為高電平，才進入 T4狀態(tài)，完成數(shù)據(jù)傳送過程。 53 (11)TEST（ Test） 測試引腳，輸入、低電平有效 和 WAIT指令配合使用，執(zhí)行 WAIT時， CPU暫停執(zhí)行程序，進入空轉(zhuǎn)狀態(tài)等待。當 TEST引腳接收到一個低電平信號時， CPU就結(jié)束等待，繼續(xù)向下執(zhí)行指令。 和WAIT配合，可以實現(xiàn) CPU與外設(shè)同步工作。 (12) MN/MX（ Minimum/Maximum Mode Control） 最小 /最大模式控制引腳，輸入。 該引腳接 +5V,則 8086工作在最小模式， 該引腳接地，則 8086CPU工作在最大模式。 54 8086的存儲器及 I/O組織 一 、 8086系統(tǒng)的存儲器組織 1. 8086系統(tǒng)的存儲器的結(jié)構(gòu) 圖 25 存儲體地址空間分配 圖 26 存儲體與總線的連接 55 關(guān)于幾種讀寫情況的說明 : (1) 從偶地址讀寫一個字節(jié) （ BHE A0＝ 10） 如圖 a AD15～ AD8上的數(shù)據(jù)被忽略 ， 字節(jié)內(nèi)容通過 AD7～ AD0傳送 。 (2) 從奇地址讀寫一個字節(jié) （ BHE A0＝ 01） 如圖 c AD15～ AD8上傳送的數(shù)據(jù)有效 ， AD7～ AD0上數(shù)據(jù)被忽略 。 56 (3) 從偶地址開始讀寫一個字 （ BHE A0＝ 00） 如圖 b 在 AD15～ AD0上傳送的數(shù)據(jù)同時有效 。 (4) 從奇地址開始讀寫一個字 ,占用兩個總線周期 。 第一個總線周期 BHE A0＝ 01， 從奇地址讀寫