[工學]vhdl設計方法(編輯修改稿)
2025-02-15 11:01 本頁面
【文章內(nèi)容簡介】 END PROCESS。 綜合后 操作符對綜合結果的影響 ? VHDL編譯器對表達式從左至右進行語法分析； ? 圓括號可以改變編譯的順序； ? 例 1： ADD = A + B + C + D 。 (1) ADD = (A + B) + (C + D) 。 (2) + A0 A1 A2 A3 B0 B1 B2 B3 + C0 C1 C2 C3 + D0 D1 D2 D3 綜合后結果： ADD = A+B + C+D 。 綜合后結果： ADD = (A+B) + (C+D) 。 + A0 A1 A2 A3 B0 B1 B2 B3 + + C0 C1 C2 C3 D0 D1 D2 D3 ? 例 2： SUM = A*B + C*D + E + F + G。 綜合后結果： 改變順序或加括號來改變結構 ? SUM = E + F + G + C*D + A*B。 ? SUM = (A*B) +(( C*D) +(( E + F) + G))。 二、可綜合代碼的設計特點 1. 比較綜合和仿真的結果 ? VHDL語言是一種硬件描述和仿真語言； ? 一些仿真結構在綜合器中不被支持； 2. 避免使用 ? WAIT FOR xx ns 語句； ? AFTER xx ns 語句； ? 信號和變量的賦初值語句 。 3. 使用 CASE和 IF_ELSE語句 ? IF_ELSE描述一個優(yōu)先級編碼的邏輯； ? CASE語句描述一種對稱平衡的行為； ? 仿真結果一致 。 ? 綜合出來的設計速度會有不同。 4. 遵循一定的編代碼規(guī)則 ? 選擇使用大小寫字母的規(guī)則； ? 文件名與實體名匹配； ? 給程序添加標號、注釋 。 ? 使用代碼縮進、空行、空格等； ? 建議使用 std_logic類型； 5. 例子 ? 設計實現(xiàn)一個 24譯碼器 l e d( 3) l e d( 2) l
教學課件相關推薦
鄂ICP備17016276號-1