[工學(xué)]vhdl設(shè)計(jì)方法(編輯修改稿)
2025-02-15 11:01 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 END PROCESS。 綜合后 操作符對(duì)綜合結(jié)果的影響 ? VHDL編譯器對(duì)表達(dá)式從左至右進(jìn)行語(yǔ)法分析； ? 圓括號(hào)可以改變編譯的順序； ? 例 1： ADD = A + B + C + D 。 (1) ADD = (A + B) + (C + D) 。 (2) + A0 A1 A2 A3 B0 B1 B2 B3 + C0 C1 C2 C3 + D0 D1 D2 D3 綜合后結(jié)果： ADD = A+B + C+D 。 綜合后結(jié)果： ADD = (A+B) + (C+D) 。 + A0 A1 A2 A3 B0 B1 B2 B3 + + C0 C1 C2 C3 D0 D1 D2 D3 ? 例 2： SUM = A*B + C*D + E + F + G。 綜合后結(jié)果： 改變順序或加括號(hào)來(lái)改變結(jié)構(gòu) ? SUM = E + F + G + C*D + A*B。 ? SUM = (A*B) +(( C*D) +(( E + F) + G))。 二、可綜合代碼的設(shè)計(jì)特點(diǎn) 1. 比較綜合和仿真的結(jié)果 ? VHDL語(yǔ)言是一種硬件描述和仿真語(yǔ)言； ? 一些仿真結(jié)構(gòu)在綜合器中不被支持； 2. 避免使用 ? WAIT FOR xx ns 語(yǔ)句； ? AFTER xx ns 語(yǔ)句； ? 信號(hào)和變量的賦初值語(yǔ)句 。 3. 使用 CASE和 IF_ELSE語(yǔ)句 ? IF_ELSE描述一個(gè)優(yōu)先級(jí)編碼的邏輯； ? CASE語(yǔ)句描述一種對(duì)稱(chēng)平衡的行為； ? 仿真結(jié)果一致 。 ? 綜合出來(lái)的設(shè)計(jì)速度會(huì)有不同。 4. 遵循一定的編代碼規(guī)則 ? 選擇使用大小寫(xiě)字母的規(guī)則； ? 文件名與實(shí)體名匹配； ? 給程序添加標(biāo)號(hào)、注釋 。 ? 使用代碼縮進(jìn)、空行、空格等； ? 建議使用 std_logic類(lèi)型； 5. 例子 ? 設(shè)計(jì)實(shí)現(xiàn)一個(gè) 24譯碼器 l e d( 3) l e d( 2) l
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