【文章內(nèi)容簡介】 。 ? 非限定性數(shù)組子類型 ： subtype bit8 is Bit_vector(7 downto 0)。 167。 1. VHDL語法入門 數(shù)據(jù)對象及類型 ? 隱含子類型說明 （ 沒有顯式的 子類型名 ） signal dat: Integer range 0 to 15。 variable bit8: Bit_vector(0 to 7)。 167。 1. VHDL語法入門 數(shù)據(jù)對象及類型 ? 子類型的特點 ? 在運算中對數(shù)值范圍進行限制； ? 子類型與其父類型相兼容，可以相互操作； 例： architecture st of sub_test is subtype int4 is integer range –8 to 7。 type my_int4 is range –8 to 7。 signal a1, a2: integer。 signal b: int4。 signal c: my_int4。 Begin a1=b。 legal a2=c。 illegal ! end st。 167。 1. VHDL語法入門 運算符與表達式 ? 運算符 ? 表達式 167。 1. VHDL語法入門 運算符與表達式 ? 運算符 VHDL語言中用于進行算術、邏輯等運算的標識符或其它符號 ? 算術運算符： ?、 ?、 ?、 ?、 MOD、 REM、 **、 ABS ? 關系運算符： ?、 ??、 ?、 ??、 ?、 ?? ? 邏輯運算符： NOT、 AND、 NAND、 OR、 NOR、 XOR ? 符號運算符： ?（正號）、 ?（負號） ? 連接運算符： amp。（字符串 or 位串） 167。 1. VHDL語法入門 運算符與表達式 ? 表達式 VHDL語言中由運算符將對象、常數(shù)、函數(shù)調用及括號等基本元素連接起來的式子 ? 算術表達式： a ? b ? 關系表達式： x ? y ? 邏輯表達式： a1 AND a2 167。 1. VHDL語法入門 VHDL語句 ? 并行語句 ? 順序語句 ? 說明語句 167。 1. VHDL語法入門 VHDL語句 ? 并行語句 可以并發(fā)執(zhí)行的語句，其結果與書寫先后順序無關 ? 并行信號賦值語句 ? 進程語句 ? 元件例化語句 167。 1. VHDL語法入門 VHDL語句 ? 例子 entity contrl is port(n: IN integer。 clk: IN bit。 clk_out: OUT bit)。 end。 architecture exmp of contrl is ponent clk_gen port(clk_in, switch: IN bit。 clk_out: OUT bit)。 end ponent。 switch=’1’: 2分頻 switch=’0’: 原頻 signal sw,cmp: bit。 begin u1: clk_gen port map(clk, sw, clk_out)； sw=not cmp。 process(n) begin if n=2 then cmp=’0’。 else cmp=’1’。 end if。 end process。 end。 167。 1. VHDL語法入門 VHDL語句 ? 并行信號賦值語句 ? 語法格式： 信號名 =表達式 [after t]。 表達式 ：包含有信號、常量、運算符等 ? 語句激活時機： 賦值號右邊表達式中的信號變化 ? 變型 1： 條件信號賦值語句 when … else 型 ? 變型 2： 選擇信號賦值語句 with … select / when 型 167。 1. VHDL語法入門 VHDL語句 ? 進程語句 ? 語法格式： [進程標號 :] process( [進程敏感信號表 ] ) [說明語句； ] begin 順序執(zhí)行語句； end process。 ? 語句激活時機： 敏感信號表中的信號發(fā)生變化 167。 1. VHDL語法入門 VHDL語句 ? 元件例化語句 ? 語法格式： 元件標號 : 元件名 port map( 接口信號實參表 )； ? 語句激活時機： 元件接口信號表中的信號發(fā)生變化 167。 1. VHDL語法入門 VHDL語句 ? 并行語句的兩種狀態(tài) ? 激活態(tài)： 語句被激活進而執(zhí)行相關操作的狀態(tài) ； ? 空閑態(tài)： 語句執(zhí)行完畢之后轉為掛起休眠的狀態(tài)，等待下一次激活 ； 167。 1. VHDL語法入門 VHDL語句 ? 順序語句 必須順序執(zhí)行的語句，其執(zhí)行結果與書寫先后順序有關 ? 賦值語句 ? 分支控制語句 ? 循環(huán)控制語句 ? 同步控制語句 167。 1. VHDL語法入門 VHDL語句 ? 賦值語句 ? 信號賦值語句 ? 變量賦值語句 ? 分支控制語句 ? 條件 IF語句塊 ? 選擇 CASE語句塊 167。 1. VHDL語法入門 VHDL語句 ? 循環(huán)控制語句 ? while 條件表達式 loop ? for 循環(huán)步進條件 loop ? Next 語句 ? Exit 語句 ? 同步控制語句 ? wait on ? wait until ? wait for 167。 1. VHDL語法入門 VHDL語句 ? 說明語句 非執(zhí)行語句，用于說明或定義 ? 端口說明： 實體 ? 類型說明： 程序包 、 構造體 、 進程 、 子程序 ? 對象說明： 構造體 / 進程 、 子程序 ? 元件說明： 構造體 ? 子程序說明： 程序包 、 構造體 、 進程 、 子程序 ? 庫引用說明： 實體 之前 167。 1. VHDL語法入門 進程與子程序 ? 進程 ? 子程序 167。 1. VHDL語法入門 進程與子程序 ? 進程 ? 示例 architecture behavioral of xor_gate is begin process(a, b) bein if (a=’0’ and b=’1’) then c=’1’。 elsif (a=’1’ and b=’0’) then c=’1’。 else c=’0’。 end if。 end process。 end behavioral。 167。 1. VHDL語法入門 進程