【文章內容簡介】 廈烙寸帛扔謀霹脫盯攆《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 6. 狀態(tài)圖如（ a）所示，請將次態(tài) /輸出填在（ b）表中。若狀態(tài)分配方案為： A、 B、 C、 D分別對應 Q1Q0的取值 00、 0 11，請將分配后的編碼填在（ c）表中。當 X=0時，它的功能是 兩位二進制加 1計數(shù)器 ，當 X=1時，它的功能是 兩位二進制減 1計數(shù)器 。 A B C D 00/00/00/10/11/11/11/01/1/1/1/0/1/0/0/0/CABDACDBDCBA10X)(tY)()( / t1t ZY ?1/010/111/101/001/000/100/110/011011010010X01)()()( / t1t01t1 Z ??)(a )(b )(cX / Z 芋僥芽我劊歇傷把尼悄緒趴碴方楓脅閣姻飽涕仔糟唐弄盞疤喇作健雞堤居《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 7. 分析圖示同步時序電路。（ 10分） （ 1）寫出激勵方程和輸出方程； （ 2）作激勵 / 狀態(tài)轉換表； （ 3）畫初態(tài) Q1Q0=00時，輸入 x為 00001111時， Q Q0、 Z的波形圖。 （ 4）說明電路功能。 J Q0 CP K J Q1 CP K amp。 amp。 X CLK Z CLK X Q1 Q0 Z X Q1 Q0 J1 K1 J0 K0 Q1(t+1) Q0(t+1) Z 激勵方程： 01100 XQKJ XKJ ?? ??輸出方程： 01Z?000 00 00 0 0 0 001 00 00 0 1 0 010 00 00 1 0 0 011 00 00 1 1 1 100 00 11 0 1 0 101 11 11 1 0 0 110 00 11 1 1 0 111 11 11 0 0 1 功能： X=1，模 4加 1計數(shù)，計到 11時產(chǎn)生循環(huán)進位 Z=1； X=0時，停止計數(shù)。 曹隅仟錳鉆炕邦絨躬鈞寺桅郁皮梯裳紡嫂秒念駝覓毋忠窟肖撐唁繹毅攀土《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 8. 畫出圖示同步時序電路初態(tài) Q3Q2Q1=001時的狀態(tài)轉換圖，分析自啟動特性。建立可自啟動的 Verilog HDL模型。 D Q CP D Q CP D Q CP Q3 Q2 Q1 CLK 001 100 010 000 111 011 101 110 從完全狀態(tài)轉換圖可以看到，當電路處于無效狀態(tài)時，不能經(jīng)過有限個時鐘節(jié)拍自動進入到有效循環(huán)，故電路不能自啟動 module exam (clk, q) 。 input clk 。 output [3:1] q 。 reg [3:1] q 。 always @ (posedge clk) case (q) 3’ b001 : q=3’ b100 。 3’ b100 : q=3’ b010 。 3’ b010 : q=3’ b001 。 default : q=3’ b001 。 endcase endmodule 夫恥費端竊腑影疾預搔洶嶺坯皋偵患協(xié)荔壤襟拿獵朵硯培閑朽鬧兩澈恍碾《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 9. 分析 74LS163構成的電路功能。 （ 1）畫出上電清 0后，電路的狀態(tài)轉換序列； （ 2）說明電路功能。 74LS163 CLK CLR LD ENT ENP QA A QB B QC C QD D RCO 1 CP Q0 Q1 Q2 Q3 0 amp。 Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 功能：從 0到 11的模 12計數(shù)器 壺兼腿親綏撲扼身騁垂伴卯銳兩恭渠肄環(huán)擴肢炒嘯揣樂嘶烽抗舷漣呆綴桔《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 74LS163 CLK CLR LD ENT ENP QA A QB B QC C QD D RCO 1 CP =1 B0 B1 B2 B3 =1 =1 G0 G1 G2 G3 10. 分析啟動清零后 B3B2B1B0的狀態(tài)轉換序列，列表分析電路功能。 墩切擾例脾鵝質霸麥塞禹蓉雨蟹支錯也誘賣旨掖該除毗抵蓮逝瘟鍘身潛跋《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 B3 B2 B1 B0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 B3 B2 B1 B0 G3 G2 G1 G0 0000 0000 0001 0001 0010 0011 0011 0010 0100 0110 0101 0111 0110 0101 0111 0100 1000 1100 1001 1101 1010 1111 1011 1110 1100 1010 1101 1011 1110 1001 1111 1000 功能： 4位格雷碼加 1計數(shù)器 勇貞鋪癡鑰尺雀孽喉稱傘滴劣忍寒提楓駱辨玲皿防嘩外逆崎弛音桿荊眼奸《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 74LS163 CLK CLR LD ENT ENP QA A QB B QC C QD D RCO 1 CP 清零 0 1 F 11. 分析圖示電路的邏輯功能，并畫出 F的波形圖。 CP /CLR F 狀態(tài)變換序列： QD QC QB QA 0 0 0 0 0 0 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 1 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 F = QD， 12個 CP脈沖，F(xiàn)輸出 1個脈沖，占空比50%。所以，該電路是一個對 CP進行 12分頻的電路。 繞脈祥蜒科澡許妨削忠區(qū)秦炎呢殼羊粕條阮棗鷹庫霜稱骸給贖豐象渤垢貸《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 12. 分析圖示電路，寫出啟動清玲后電路的狀態(tài)轉換序列，說明功能并建立 Verilog HDL 模型。 S1 S0 Rin A B C D Lin CLK CLR QA QB QC QD 1 1 1 1 1 0 CP /CLR 74LS194 0000 1110 1101 1011 0111 功能： 4位左循環(huán)一個 0 module xuhuan_0_l(clk, q) 。 input clk 。 output [3:0] q 。 reg [3:0] q 。 always @ (posedge clk) case (q) 4’ b1110: q=4’ b1101 。 4’ b1101: q=4’ b1011 。 4’ b1 011: q=4’ b0111 。 4’ b0111: q=4’ b1110 。 default : q=8’ b1110 。