【文章內(nèi)容簡介】 譯碼是編碼的逆過程 ,在數(shù)字電路中 ,一般將譯碼器分為三類：變量譯碼器、碼制變換譯碼器和地址譯碼器 1)變量譯碼器：把輸入的二進(jìn)制代碼的各種組和狀態(tài)翻譯成對應(yīng)的輸出信號，如 38譯碼器 . Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C G1 G2A G2B 74LS138譯碼器的邏輯符號 從邏輯符號中可以看到 ,它具有三個(gè)附加的控制端 G G2A和 G1= G2A+G2B=0時(shí) ,譯碼器將處在譯碼工作狀態(tài)；否則譯碼器將被禁止 ,所有的輸出端將被封鎖在高電平 ,如真值表所示 .實(shí)際上 ,這三個(gè)輸入端可叫作”片選”輸入端 ,可以將多片74LS138譯碼器連接起來以擴(kuò)展譯碼器的功能 . G1 G2A G2B C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 x 1 x x x x 1 1 1 1 1 1 1 1 x x 1 x x x 1 1 1 1 1 1 1 1 0 x x x x x 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 74LS138譯碼器的真值表 LIBRARY IEEE。 USE 。 ENTITY decoder3_8 IS PORT(g1,g2a,g2b : IN STD_LOGIC。 a,b,c : IN STD_LOGIC。 y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END decoder3_8。 ARCHITECTURE rtl OF decoder3_8 IS SIGNAL b : STD_LOGIC_VECTOR(2 DOWNTO 0)。 BEGIN b=c amp。 b amp。 a。 encoder_process: PROCESS(g1,g2a,g2b,b) BEGIN IF (g1=?1? AND g2a=?0? AND g2b=?0?) THEN CASE e IS WHEN “000”=q=“11111110”。 WHEN “001”=q=“11111101”。 WNEN “010”=q=“11111011”。 WHEN “011”=q=“11110111”。 WHEN “100”=q=“11101111”。 WHEN “101”=q=“11011111”。 WHEN “110”=q=“10111111”。 WHEN “111”=q=“01111111”。 WHEN OTHERS =q=“XXXXXXXX”。 END CASE。 ELSE y=“11111111”。 END IF。 END PROCESS decoder_process。 END rtl。 2)碼制變換譯碼器 所謂碼制變換譯碼器就是將一種碼制轉(zhuǎn)換成另外一種碼制的譯碼器 ,常用于碼制轉(zhuǎn)換電路中 ,其VHDL描述與變量譯碼器相似 . 七段字符顯示器 A B C D E F G A B C D E F G A3 A2 A1 A0 A B C D E F G 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 0 1 1 0 0 0 0 0 0 1 0 1 1 0 1 1 0 1 0 0 1 1 1 1 1 1 0 0 1 0 1 0 0 0 1 1 0 0 1 1 0 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 0 1 0 1 1 1 0 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 0 1 1 1 1 0 1 0 0 1 1 1 1 1 1 1 1 1 0 0 0 1 1 1 上圖為七段字符顯示器的輸出與發(fā)光二極管的對應(yīng)關(guān)系 3)顯示譯碼器 LIBRARY IEEE。 USE 。 ENTITY se7_display IS PORT(a0,a1,a2,a3 : IN STD_LOGIC。 a,b,c,d,e,f,g : OUT STD_LOGIC)。 END se7_display。 seven_segment display a f| |b g e| |c d end of description for seven_segment display ARCHITECTURE rtl OF se7_display IS SIGNAL input : STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL output : STD_LOGIC_VECTOR(6 DOWNTO 0)。 BEGIN display_process: PROCESS(a0,a1,a2,a3) BEGIN input=a3 amp。 a2 amp。 a1 amp。 a0。 CASE input IS WHEN “0000”=output=“0111111”。 WHEN “0001”=output=“0000110”。 WHEN “0010”=output=“1011011”。 WHEN “0011”=output=“1001111”。 WHEN “0100”=output=“1100110”。 WHEN “0101”=output=“1101101”。 WHEN “0110”=output=“1111101”。 WHEN “0111”=output=“0000111”。 WHEN “1000”=output=“1111111”。 WHEN “1001”=output=“1101111”。 WHEN “1010”=output=“1110111”。 WHEN “1011”=output=“1111100”。 WHEN “1100”=output=“0111001”。 WHEN “1101”=output=“1011110”。 WHEN “1110”=output=“1111001”。 WHEN “1111”=output=“1110001”。 WHEN OTHERS=output=“0000000”。 END CASE。 END PROCESS display_process。 a=output(0)。 b=output(1)。 c=output(2)。 d=output(3)。 e=output(4)。 f=output(5)。 g=output(6)。 END rtl。 其邏輯功能是在地址選擇信號的控制下從多路輸入數(shù)據(jù)中選擇一路數(shù)據(jù)作為輸出端口的輸出數(shù)據(jù) . 4)地址譯碼器 地址譯碼器是指將譯碼器輸入地址信號翻譯成相應(yīng)的輸出控制信號 ,其典型應(yīng)用是根據(jù)輸入端的不同地址輸入信號 ,經(jīng)過譯碼后選擇不同的存儲空間 . EEPROM SRAM peripheral2 peripheral1 PROM/ShadowRAM 0XFFFF 0XC000 0X8000 0X4010 0X4008 0X4000 0X0000 現(xiàn)根據(jù)右圖所示的存儲空間的分布情況設(shè)計(jì)一個(gè)地址譯碼器 LIBRARY IEEE。 USE 。 ENTITY mux4 IS PORT(a,b,