【文章內(nèi)容簡介】 EDA系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設(shè)計。這樣，新的概念就能迅速有效地成為產(chǎn)品，大大縮短了產(chǎn)品的研制周期。不僅如此，高層次設(shè)計只是定義系統(tǒng)的行為特性，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。系統(tǒng)級設(shè)計的工作流程圖 。首先，工程師按照“自頂向下”的設(shè)計方法進行系統(tǒng)劃分。其次，輸入 VHDL 代碼，這是高層次設(shè)計中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖，狀態(tài)圖等），這種輸入方式具有直 觀、容易理解的優(yōu)點。第三步是，將以上的設(shè)計輸入編譯成標(biāo)準(zhǔn)的 VHDL文件。第四步是進行代碼級的功能仿真，主要是檢驗系統(tǒng)功能設(shè)計的正確性。這一步驟適用大型設(shè)計，因為對于大型設(shè)計來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。一般情況下，這一仿真步驟可略去。第五步是，利用綜合器對 VHDL 源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件 ,這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對 ASIC 芯片供應(yīng)商的某一產(chǎn)品系列進行的，所以綜合的過程要在相武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 8 應(yīng)的廠家綜合庫支持下才能完成。第六步是，利用產(chǎn)生 的網(wǎng)絡(luò)表文件進行適配前的時序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計，也可略去這一仿真步驟。第七步是利用適配器將綜合后的網(wǎng)絡(luò)表文件針對某一具體的目標(biāo)器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。第八步是在適配完成后，產(chǎn)生多項設(shè)計結(jié)果： (1)適配報告，包括芯片內(nèi)部資源利用情況，設(shè)計的布爾方程描述情況等； (2)適配后的仿真模型； (3)器件編程文件。根據(jù)適配后的仿真模型，可以進行適配后的時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確地 預(yù)期未來芯片的實際性能。如果仿真結(jié)果達不到設(shè)計要求，就需要修改 VHDL 源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求；最后一步是將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片 FPGA 或 CPLD 中。如果是大批量產(chǎn)品開發(fā)，則通過更換相應(yīng)的廠家綜合庫，輕易地轉(zhuǎn)由 ASIC 形式實現(xiàn)。 圖 系統(tǒng)級設(shè)計的工作流程 綜上所述， EDA 技術(shù)是電子設(shè)計領(lǐng)域的一場革命，目前正處于高速發(fā)展階段，每年都有新的 EDA 工具問世。廣大電子工程人員掌握這一先進技術(shù)，這不僅是提高設(shè)計效率的需要，系 統(tǒng) 劃 分V H D L 代 碼 或 圖 形 方式 輸 入編 譯 器代 碼 級 功 能 仿 真綜 合 器適 配 前 時 序 仿 真適 配 器器 件 編 程 文 件C P L D / F P G AP 實 現(xiàn)適 配 后 仿 真模 型適 配 后 時 序仿 真適 配 報 告A S I C 實 現(xiàn)廠 家 綜 合 庫武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 9 更是我國電子工業(yè)在世界市 場上生存、競爭與發(fā)展的需要，正因 EDA 在設(shè)計控制系統(tǒng)中的這些特點，在電梯控制電路上采用 EDA 技術(shù)進行開發(fā)，越來越受到人們的重視。 QuartusII 軟件介紹 Altera 公司的 QuartusII 軟件提供了可編程片上系統(tǒng)（ SOPC）設(shè)計的一個綜合開發(fā)環(huán)境。Quartus II 開發(fā)工具人機界面友好、易于使用、性能優(yōu)良，并自帶編譯、仿真功能。QuartusII 軟件支持 VHDL 和 Verilog 硬件描述語言的設(shè)計輸入、基于圖形的設(shè)計輸入方式以及集成系統(tǒng)級設(shè)計工具。 QuartusII 軟件可以將設(shè)計、綜合、布 局和布線以及系統(tǒng)的驗證全部都整合到一個無縫的環(huán)境之中，其中也包括和第三方 EDA 工具的接口。 QuartusII 設(shè)計軟件根據(jù)設(shè)計者需要提供了一個完整的多平臺開發(fā)環(huán)境，它包含整個 FPGA 和 CPLD 設(shè)計階段的解決方案。在實際應(yīng)用設(shè)計中，對程序原理性及可執(zhí)行性的驗證主要集中在程序修改階段，尤其在處理的數(shù)據(jù)復(fù)雜、繁多時， Quartus II 自帶的波形輸入仿真就很難實現(xiàn)程序的驗證，而且輸出的數(shù)據(jù)不能方便的以波形圖示直觀的呈現(xiàn)，給程序設(shè)計者在校驗程序階段帶來了很多的不便。再有，在很多數(shù)字電路設(shè)計中，考慮成本的問題， FPGA 實現(xiàn)的往往是設(shè)計的核心部分，而很多的外圍電路如 A/D 轉(zhuǎn)換器、 D/A 轉(zhuǎn)換器等仍然使用傳統(tǒng)的接口芯片來實現(xiàn)。而 QuartusII 設(shè)計只是針對數(shù)字信號，并不支持模擬量的輸入。而僅僅為了便于程序的驗證而用 FPGA 實現(xiàn)這些外圍電路，會大大延長程序的開發(fā)周期，更會增大開發(fā)的成本。而 MATLAB 具有強大的運算功能，可以容易的實現(xiàn) A/D、 D/A 轉(zhuǎn)換等外圍電路功能，并能以波形形式將結(jié)果直觀地呈現(xiàn)，極大地方便了程序設(shè)計人員設(shè)計應(yīng)用系統(tǒng)。 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 10 第三章 總體方案設(shè)計 設(shè)計的目的 針對我國樓層層數(shù)的基本水平，本著“一 理通，百理明”的原則，本設(shè)計希望通過簡單的六層電梯控制器的設(shè)計，為廣大電梯設(shè)計者提供一個基礎(chǔ)。針對目前中小型電梯所能實現(xiàn)的功能，本控制器虛擬實現(xiàn)以下功能： 指示電梯所在樓層 電梯基本運行 關(guān)門延時設(shè)置 提前關(guān)門設(shè)置 超載報警 故障報警 設(shè)計要求 六層電梯控制器將實現(xiàn)的功能： (1)每層電梯入口處設(shè)有上下請求開關(guān)，電梯內(nèi)設(shè)有顧客到達層次的停站請求開關(guān)。 (2)設(shè)有電梯入口處位置指示裝置及電梯運行模式 (上升或下降 )指示裝置。 (3)電梯每秒升 (降 )一層樓。 (4)電梯到達有停站請求的樓層，經(jīng)過 1 秒電梯門 打開，開門指示燈亮，開門 4 秒后，電梯門關(guān)閉 (開門指示燈滅 )，電梯繼續(xù)進行，直至執(zhí)行完最后一個請求信號后停留在當(dāng)前層。 (5)能記憶電梯內(nèi)外所有請求，并按照電梯運行規(guī)則按順序響應(yīng)，每個請求信號保留至執(zhí)行后消除。 (6)電梯運行規(guī)則：當(dāng)電梯處于上升模式時，只響應(yīng)比電梯所在位置高的上樓請求信號，由下而上逐個執(zhí)行，直到最后一個上樓請求執(zhí)行完畢；如果高層有下樓請求，則直接升到由下樓請求的最高層，然后進入下降模式。當(dāng)電梯處于下降模式時則與上升模式相反。 (7)電梯初始狀態(tài)為一層開門狀態(tài)。 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 11 設(shè)計的基礎(chǔ)依據(jù) 現(xiàn)代電 子設(shè)計技術(shù)的核心是 EDA 技術(shù)?；?EDA 技術(shù)開發(fā)的實現(xiàn)六層電梯自動控制與目前主流的利用可編程邏輯控制器實現(xiàn)電梯控制緊密相連。硬件描述語言是 EDA 技術(shù)的重要組成部分， VHDL 是作為電子設(shè)計主流硬件的描述語言。使用 VHDL 語言進行程序設(shè)計，在 QuartusII 軟件上對程序進行編譯、仿真。在 MAX2win 平臺上開發(fā)具有易學(xué)易懂、控制靈活方便、抗干擾能力強、運行穩(wěn)定可靠等優(yōu)點。 語言介紹 VHDL（ Very High Speed Integrated Circuit Hardware Description Language）語言于 1983年由美國國防部發(fā)起創(chuàng)建，由電工和電子工程師協(xié)會（ the institute of electrical and electronics engineer）進一步發(fā)展并在 1987 年作為“ IEEE1076”發(fā)布。 從此， VHDL 成為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。 VHDL 作為一個規(guī)范語言和建模語言，具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大簡化了硬件設(shè)計任務(wù)，提高了設(shè)計效率和可靠性。VHDL 具有與具體硬件電路無關(guān)和設(shè)計平臺無關(guān)的特性，并且 具有良好的電路行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化結(jié)構(gòu)化設(shè)計方面，表現(xiàn)了強大的生命力和應(yīng)用潛力。 VHDL 的特點 應(yīng)用 VHDL 進行系統(tǒng)設(shè)計，有以下幾方面的特點 ： 功能強大 ： VHDL 具有功能強大的語言結(jié)構(gòu)。它可以用明確的代碼描述復(fù)雜的控制邏輯設(shè)計。并且具有多層次的設(shè)計描述功能，支持設(shè)計庫和可重復(fù)使用的元件生成。 VHDL 是一種設(shè)計、仿真和綜合的標(biāo)準(zhǔn)硬件描述語言。 可移植性 ： VHDL 語言是一個標(biāo)準(zhǔn)語言，其設(shè)計描述可以為不同的 EDA 工具支持。它可以從一個仿真工具移植到另一個仿真工具，從一個 綜合工具移植到另一個綜合工具，從一個工作平臺移植到另一個工作平臺。此外，通過更換庫再重新綜合很容易移植為 ASIC 設(shè)計。 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 12 獨立性 ： VHDL 的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)。設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進行獨立的設(shè)計。程序設(shè)計的硬件目標(biāo)器件有廣闊的選擇范圍，可以是各系列的 CPLD、 FPGA 及各種門陣列器件。 可操作性 ： 由于 VHDL 具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計，在不改變源程序的條件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變設(shè)計的規(guī)模和結(jié)構(gòu)。 靈活性 ： VHDL 最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，有著豐富的仿真語句和庫函數(shù)。使其在任何大系統(tǒng)的設(shè)計中，隨時可對設(shè)計進行仿真模擬。所以，即使在遠離門級的高層次（即使設(shè)計尚未完成時），設(shè)計者就能夠?qū)φ麄€工程設(shè)計的結(jié)構(gòu)和功能的可行性進行查驗，并做出決策。 VHDL 的設(shè)計步驟 采用 VHDL 的系統(tǒng)設(shè)計，一般有以下 6 個步驟。 （ 1） 要求的功能模塊劃分； （ 2） VHDL 的設(shè)計描述（設(shè)計輸入）； （ 3） 代碼仿真模擬（前仿真）； （ 4） 計綜合、優(yōu)化和布局布線； （ 5） 布局布線后的仿真模擬（后仿真）； （ 6） 設(shè) 計的實現(xiàn)（下載到目標(biāo)器件）。 VHDL 語言編程格式 （ 1）一個完整的 VHDL 程序是以下五部分組成的： 庫（ LIBRARY）：儲存預(yù)先已經(jīng)寫好的程序和數(shù)據(jù)的集合。 程序包（ PACKAGE）：聲明在設(shè)計中將用到的常數(shù)、數(shù)據(jù)類型、元件及子程序。 實體（ ENTITY）：聲明到其他實體或其他設(shè)計的接口，即定義本定義的輸入輸出端口。 構(gòu)造體（ ARCHITECTUR）：定義實體的實現(xiàn)。 電路的具體描述配置（ CONFIGURATION）：一個實體可以有多個構(gòu)造體，可以通過配置 來為實體選擇其中一個構(gòu)造體。 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 13 （ 2）實體 實體（ ENTITY）是 VHDL 設(shè)計中最其本的組成部分之一（另一個是結(jié)構(gòu)體）， VHDL 表達的所有設(shè)計均與實體有關(guān)。實體類似于原理圖中的一個部件符號，它并不描述設(shè)計的具體功能，只是定義所需的全部輸入 /輸出信號。實體格式如下： ENTITY 實體名 IS [GENERIC（常數(shù)名：數(shù)據(jù)類型 [：設(shè)定值 ]） ] 類屬說明 PORT 端口說明 （端口信號名 1；模式 類型；端口信號名 2： 模式 類型；端口信號名 3：模式 類型；端口信號名 4：模式 類型語句或常量定義申 明實體語句 END 實體名； （ 3）結(jié)構(gòu)體 所有能被仿真的實體都由結(jié)構(gòu)體（ ARCHITECTURE）描述，即結(jié)構(gòu)體描述實體的結(jié)構(gòu)或行為，一個實體可以有多個結(jié)構(gòu)體，每個結(jié)構(gòu)體分別代表該實體功能的不同實現(xiàn)方案。 結(jié)構(gòu)體格式： ARCHITECTURE 結(jié)構(gòu)體名 OF 實體名 IS [定義語句（元件例化）； ] BEGIN 并行處理語句； END 結(jié)構(gòu)體名； 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 14 第四章 電梯控制設(shè)計方案 電梯 控制器的總體設(shè)計方案 控制器的功能模塊如圖 所示，包括主控制器、樓層選擇器、狀態(tài)顯示器、譯碼器和樓層顯示器。乘客在電梯中選擇所要到達的樓層，通過主控制器的處理，電梯開始運行，狀態(tài)顯示器顯示電梯的運行狀態(tài)，電梯所在樓層數(shù)通過譯碼器譯碼從而在樓層顯示器中顯示。由于其他模塊相對簡單很多，所以主控制器是核心部分。 圖 電梯控制流程圖 狀 態(tài) 顯 示 主 控 制 器樓 層 選擇 器譯 碼 器 樓 層 顯 示武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 15 電梯運行控制流程圖如下 電梯運行控制流程圖如下 圖 電梯運行控制流程圖 開 始電 梯 是 否 復(fù) 位用 戶 輸 入 程 序 段是 否 在 開 關(guān) 門是 否 空 閑是 否 處 于 上 行是 否 處 于 下 行結(jié) 束電 梯 復(fù) 位 程 序開 關(guān) 門 程 序是 否 上 行 召 換 是 否 下 行 召 換定 上 行 指 示 定 下 行 指 示執(zhí) 行 運 行 程 序 段執(zhí) 行 運 行 程 序 段否是否 否否否是是是是否是是武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 16 六層電梯控制器的設(shè)計思路 電梯控制器運用狀態(tài)機的設(shè) 計方法，思路比較清晰?？梢詫㈦娞莸却拿棵腌娨约伴_門、關(guān)門都看成一個獨立的狀態(tài) [2]。由于電梯又是每秒上升或下降一層，所以就可以通過一個統(tǒng)一的 1 秒為周期的時鐘來觸發(fā)狀態(tài)機。根據(jù)電梯的實際工作情況，可以把狀態(tài)機設(shè)置 7個狀態(tài)，分別是“電梯停留在第 1 層”、“開門”、“關(guān)門”、 “開門等待 4 秒”、“上升”、“下降”和“停止?fàn)顟B(tài)”。