【導(dǎo)讀】的輸出、顯示模塊。門，并具有超載報警和故障報警；同時指示電梯運行情況和電梯內(nèi)外請求信息。

　　

【正文】 報警 if d1=39。139。 then d11=d1。 對電梯內(nèi)人請求信號進行檢測和寄存 elsif d2=39。139。 then d22=d2。 elsif d3=39。139。 then d33=d3。 elsif d4=39。139。 then d44=d4。 elsif d5=39。139。 then d55=d5。 elsif d6=39。139。 then d66=d6。 end if。 if c_u1=39。139。 then c_u11=c_u1。 對電梯外人上升請求信號進行檢測和寄存 elsif c_u2=39。139。 then c_u22=c_u2。 elsif c_u3=39。139。 then c_u33=c_u3。 elsif c_u4=39。139。 then c_u44=c_u4。 elsif c_u5=39。139。 then c_u55=c_u5。 end if。 if c_d2=39。139。 then c_d22=c_d2。 對電梯外人下降請求信號進行檢測和寄存 elsif c_d3=39。139。 then c_d33=c_d3。 elsif c_d4=39。139。 then c_d44=c_d4。 elsif c_d5=39。139。 then c_d55=c_d5。 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 24 elsif c_d6=39。139。 then c_d66=c_d6。 end if。 dd=d66amp。d55amp。d44amp。d33amp。d22amp。d11。 電梯內(nèi)人請求信號并置 cc_u=39。039。amp。c_u55amp。c_u44amp。c_u33amp。c_u22amp。c_u11。 電梯外人上升請求信號并置 cc_d=c_d66amp。c_d55amp。c_d44amp。c_d33amp。c_d22amp。39。039。 電梯外人下降請求信號并置 dd_cc=dd or cc_u or cc_d。 電梯內(nèi)、外人請求信號進行綜合 end if。 ud=updown。 電梯運動狀態(tài)顯示 led_d=dd。 電梯內(nèi)人請求信號顯示 led_c_u=cc_u。 電梯外人上升請求信號顯示 led_c_d=cc_d。 電梯外人下降請求信號顯示 end if。 程序調(diào)試 及引腳鎖定 （ 1）建立好工作目錄，以便設(shè)計工程項目的存儲，打開 QuartusII 軟件， （ 2）在工具欄中選擇“新建”按鈕。 選擇“ Text Editor file”，如圖 所示。 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 25 圖 （ 3） 在文本輸入界面內(nèi)進行程序輸入， 所示 圖 （ 4）輸入完畢后，需要對程序進行保存。注意文件名和實體定義名必須保持一致，即dianti，文件后綴名為 vhd。 （ 5）保存以后，對程序進行編譯。在編譯前，需要把文件設(shè)置為頂層文件或工程文件 Project。 選擇菜單“ Project”中的“ Set as TopLevel Entity”。 （ 6） 在“ QuartusII”里選擇“ Processing”下拉菜單中的“ Start Compilation”， 此時， QuartusII 軟件會對程序進行糾錯等處理。 （ 7）然后開始鎖引腳，參考附錄二圖 2，引腳鎖定如圖 。 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 26 圖 到此程序調(diào)式及引腳鎖定完成。 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 27 第六章 程序仿真 建立波形輸入 (1) 編譯完成后，新建波形編輯器進行設(shè)計仿真。選擇菜單“ File” 中的“ New”項，在New 窗口中選擇“ Vector Waveform File”，單擊 OK 按鈕，即出現(xiàn)空白的波形編譯器如圖 所示。 （ 2）設(shè)置仿真時間區(qū)域，在“ Edit”菜單中選擇“ End Time”項，在彈出窗口中設(shè)置，設(shè)置完后對文件進行保存。同樣使用文件名 dianti，后綴名則改為 vwf。 （ 3）將工程 dianti 的端口信號名選入波形編輯器中。方法是在編輯器左邊 Name 下的空白處右擊選擇“ Insert Node Or Bus”項，彈出對話框，在 Node Filter 框中選“ Pins： all”，單擊 List 按鈕，下方的 Nodes Found 窗口中出現(xiàn)設(shè)計工程的所有端口引腳名。 （ 4） 創(chuàng)立輸入波形。對程序進行仿真，觀察輸出信號，得出結(jié)論。如對時鐘信賦于周期如下圖 所示。設(shè)置好的輸入波形如圖 所示。 圖 設(shè)置時鐘 clk 的周期 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 28 圖 設(shè)計好的輸入波形 電梯功能的實現(xiàn)與仿真 仿真步驟 （ 1） 仿真器參數(shù)設(shè)置。選擇菜單“ Assignment”中的“ Settings”，在“ Settings” 窗口下選擇“ Category”下的“ Simulator”，右側(cè)設(shè)置如下圖 所示 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 29 圖 選擇仿真控制 （ 2) 啟動仿真器。 現(xiàn)在所有設(shè)置進行完畢，在菜單 Processing 項下選擇 Start Simulation，直到出現(xiàn) Simulation was successful，仿真結(jié)束。仿真結(jié)果如下圖 和圖 。 圖 電梯控制程序仿真圖 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 30 圖 電梯控制程序仿真局部放大圖 1 電梯功能實現(xiàn)與仿真結(jié)果分析 以下將以“電梯停在一樓時，接受到請求信號 c_d c_d c_u4 和 d6”為例，分析操作這些請求信號完成的過程，并在電梯運行到四樓時對超載報警、提前關(guān)門、延時 關(guān)門、故障報警進行仿真分析。 從上面兩個仿真圖可以看出： 1. 電梯停在一樓時，接受到請求信號 c_d c_d c_u4 和 d6，并把請求信號寫入相應(yīng)的寄存器。 led 顯示電梯所在樓層； led_d、 ledc_u 和 led_c_d 顯示用戶的請求。 2. 電梯經(jīng)過準備上升狀態(tài)后，進入上升狀態(tài)，到達 2 樓， 3 樓時，不停繼續(xù)前進。 3. 電梯上升到 4 樓時，響應(yīng)請求（ c_u4），開門載客；進入預(yù)備上升狀態(tài)。 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 31 圖 電梯控制程序仿真局部放大圖 2 從上圖可以看出： 1. 電梯上升到 6 樓時，響應(yīng)請求（ d_6） ,開門卸客 ；進入預(yù)備下降狀態(tài)。 2. 電梯下降經(jīng)過 5 樓， 4 樓都不停，到達 3 樓開門卸客，電梯進入預(yù)備下降狀態(tài)。 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 32 圖 電梯控制程序仿真局部放大圖 3 從上圖可以看出： 1. 電梯到達 3 樓時，響應(yīng)請求（ c_d3），開門載客；進入預(yù)備下降狀態(tài)。 2. 電梯在預(yù)備下降狀態(tài)下，電梯應(yīng)超載（ full=39。139。），發(fā)出超載警報 alarm；超載信號消失（ full=39。039。），電梯重新進入預(yù)備下降狀態(tài)。 4. 電梯接受到提前關(guān)門信號 quick，電梯跳過關(guān)門等待時間。仿真圖中 q1 從 1 跳到 3；進入關(guān)門狀態(tài)。 5. 電梯接受 到 deng、 c_d3 和 d3 電梯重新進入預(yù)備下降狀態(tài)，并且 c_d3 和 d3 信號都可以對 q2（ q23 時）進行清零處理。 6. 當連續(xù)的關(guān)門中斷的次數(shù)超過 3 次時，不認為是出自乘客的需要，而認為是故障，并報警，等技術(shù)員處理完故障時，用 clr 信號才可以清除報警。 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 33 圖 電梯控制程序仿真局部放大圖 4 從上圖可以看出： 1. 電梯排除故障后繼續(xù)運行。 2. 電梯執(zhí)行完所有請求時電梯將停在 1 樓待機。 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 34 第七章 設(shè)計總結(jié) 可行性分析 電梯控制器系統(tǒng)設(shè)計已經(jīng)全部完成，基本實現(xiàn)了預(yù)期效果，實現(xiàn)了電梯按預(yù)定運行規(guī)則上升、下降、載客等功能，并設(shè)計了提前關(guān)門功能，使電梯運行更便捷，設(shè)計了關(guān)門延時功能、超載報警功能、故障報警功能，使電梯運行更加安全更加可靠。 在本設(shè)計中，因為考慮了擴展性，所以在信號定義的時候就使用了二進制的向量，而不是整數(shù)。在設(shè)計方法上也做了特殊的設(shè)計，所以使得擴展性較好。如果要實現(xiàn) n 層電梯的控制，首先在端口的地方就要加入所有的按鍵，而指示燈只要把向量中的 6 改成 n 就 可以了。 在本設(shè)計過程中還需要改進的地方有，電梯運行規(guī)則的優(yōu)化（如設(shè)計閑時忙時控制規(guī)則）、電梯運行速度的控制、設(shè)計更多的報警功能等。電梯控制系統(tǒng)的設(shè)計中體現(xiàn)了 VHDL 覆蓋面是如此的廣，描述能力強，是一個多層次的硬件描述語言及運行速度快，使用方便，便于修改，設(shè)計簡單等特點。本設(shè)計在實用方面和參考方面具有一定的價值。 芯片選型分析 如圖 所示，進行編譯后的總結(jié)報告顯示如下。 圖 編譯后報告 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 35 可以看到選用 Cyclone II 系列的 EP2C8Q208C8 器件，可以達到設(shè)計要求。同時，結(jié)合資源利用率 和經(jīng)濟實惠、器件易購買等方面的原因，選用該器件應(yīng)該是較佳與合適的。 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計 36 參考文獻 [1]黃正巾，徐堅等 . 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