【文章內容簡介】 的應用 :電子 EDA 技術發(fā)展迅猛，逐漸在教學、科研、產品設計與制造等各方面都發(fā)揮著巨大的作用。在教學方面：幾乎所有理工科 (特別是電子信息 )類的高校都開設了 EDA 課程。主要是讓學生了解 EDA 的基本原理和基本概念、鱗握用佃 L 描述系統(tǒng)邏輯的方法、使用扔 A 工具進行電子電路課程的模擬仿真實驗并在作畢業(yè)設計時從事簡單電子系統(tǒng)的設計，為今后工作打下基礎。具有代表性的是全國每兩年舉辦一次大學生電子設計競賽活動。在科研方面：主要利用電路仿真工具 (EwB 或 PSPICE、 VLOL 等 )進行電路設計與仿真；利用虛擬儀器進行產品調 試；將 O)LI)／ FPGA 器件的開發(fā)應用到儀器設備中。例如在 CDMA 無線通信系統(tǒng)中，所有移動手機和無線基站都工作在相同的頻譜，為區(qū)別不同的呼叫，每個手機有一個唯一的碼序列， CDMA 基站必須能判別這些不同觀點的碼序列才能分辨出不同的傳呼進程；這一判別是通過匹配濾波器的輸出顯示在輸人數(shù)據(jù)流中探調到特定的碼序列； FPGA 能提供良好的濾波器設計，而且能完成 DSP 高級數(shù)據(jù)處理功能，因而 FPGA 在現(xiàn)代通信領域方面獲得廣泛應用。在產品設計與制造方面：從高性能的微處理器、數(shù)字信號處 課程設計（論文） 8 理器一直到彩電、音響和電子玩具電路等， EDA 技術不單是應用于前期的計算機模擬仿真、產品調試，而且也在 P 哪的制作、電子設備的研制與生產、電路板的焊接、朋比的制作過程等有重要作用。可以說電子 EDA 技術已經(jīng)成為電子工業(yè)領域不可缺少的技術支持。 QuartusⅡ是 Altera 公司推出的新一代開發(fā)軟件，適合于大規(guī)模邏輯電路設計。 QuartusⅡ軟件的前一代 FPGA/CPLD 集成開發(fā)環(huán)是 MAX+PLUSⅡ。 QuartusⅡ支持多種編輯輸入法，包括圖形編輯輸入法， VHDL、 Verilog HDL和 AHDL 的文本編輯輸入法，圖形編輯輸入法，以及內存編輯輸入法。 QuartusⅡ與 MATLAB 和 DSP Builder 結合可以進行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實現(xiàn)的關鍵 EDA 工具，與 SOPC Builder 結合，可實現(xiàn) SOPC 系統(tǒng)開發(fā)。 4. 主要特點 奇偶檢驗電路只有找錯的功能，而沒有糾錯的功能 根據(jù)代碼中全部位數(shù)相加的 “和 ”來進行奇校驗或偶校驗。 “和 ”操作的特點 ：偶數(shù)個 1，它的和總是 0；奇數(shù)個 1，它的和總是 1。 奇偶校驗編碼方式和檢驗電路只能測出一位出錯或者奇數(shù)個位錯誤，而不能檢測偶數(shù)個位出錯，也無法對出錯定位，無法自動校正錯誤能力 。但由于電路簡單，仍被廣泛用于誤碼率不高的信息傳輸和存儲器存儲檢錯的場合。 循環(huán)冗余校驗碼的特點：可檢查出所有奇數(shù)位數(shù)；可檢查出所有雙比特的錯；可檢查出所有小于、等于檢驗位長度的突發(fā)錯。 5. 具備的功能 循環(huán)冗余碼 CRC 在發(fā)送端編碼和接收端校驗時。都可以利用事先約定的生成多項式 G(X)來得到 K 位要發(fā)送的信息位可對應于一個 (k1)次多項式 K(X)， r位冗余位則對應于一個 (r1)次多項式 R(X) r 位冗余位組成的 n=k+r 位碼字則對應于一個 (n1)次多項式 T(X)=Xr*K(X)+R(X)。 循環(huán) 冗余校驗碼可檢查出所有奇數(shù)位數(shù)；可檢查出所有雙比特的錯；可檢查出所有小于、等于檢驗位長度的突發(fā)錯。奇偶校驗編碼方式和檢驗電路只能測出一位出錯或者奇數(shù)個位錯誤，而不能檢測偶數(shù)個位出錯，也無法對出錯定位，無法自動校正錯誤能力。 6. 分工情況 我們小組由四個人，每個人都分配了不同的任務。其中，我的任務就是把小組中其他幾個人做好的電路模塊整合成完整的電路圖，然后正對總的電路圖 課程設計（論文） 9 做出仿真波形，檢驗電路圖是否正確。 7. 設計環(huán)境 1. 硬件環(huán)境： 微機； 2. EDA 環(huán)境 : QuartusⅡ設計軟件。 課程設計（論文） 10 三 詳細設計 1. 12 位的寄存器設計 我們要設計 12 位信息碼的校驗碼生成電路，首先我們要設計 12 位的寄存器來存放這 12 位信息碼。 設計步驟 : 首先創(chuàng)建一個文件夾，然后在 QuartusⅡ軟件上新建一個工程并存放在所創(chuàng)建那個文件夾中，再在剛所新建的工程中新建一個 VHDL 文件，然后寫上生成 12 位寄存器的 VHDL 代碼，再對生成的 12 位寄存器進行打包，即可生成 12位的寄存器芯片。 12 位寄存器的 VHDL 代碼： library ieee。 use 。 entity jicunqi_12 is port(datain: in std_logic_vector( 11 downto 0)。 load : in std_logic。 q11,q10,q9,q8,q7,q6,q5,q4,q3,q2,q1,q0: out std_logic。 q: out std_logic_vector( 11 downto 0) )。 end。 architecture one of jicunqi_12 is begin process(datain,load) begin if load=39。139。 then q=datain。 q0=datain(0)。 q1=datain(1)。 q2=datain(2)。 q3=datain(3)。 q4=datain(4)。 q5=datain(5)。 q6=datain(6)。 q7=datain(7)。 課程設計（論文） 11 q8=datain(8)。 q9=datain(9)。 q10=datain(10)。 q11=datain(11)。