【正文】 [4] ALTERA 公司 ， ADHL 語言 [M].北京 :清華大學出版社 ， 1998。光是憑借著自己想所以浪費了很多時間還沒什么進展。 建立工作庫文件夾和編輯設計文件： 圖 41 建立工作庫文件夾 新建波形文件 設置仿真時間 添加輸入輸出端口 設置輸入端口波形 仿真得到輸出端口波形 分析輸出結果 課程設計（論文） 17 2. 時序仿真 仿真調(diào)試主要驗證設計電路邏輯功能、時序的正確性，本設計中主要采 用功能仿真方法對設計的電路進行仿真。 4. 17 位寄存器設計 對于 12位信息碼所產(chǎn)生的 17 位 CRC碼，我們需要 17位的寄存器進行存儲。039。039。 IF(rdtemp(11) = 39。 rt = 39。139。 END PROCESS。 ELSIF(st=39。 END IF。) THEN crcvar := dtemp(11 DOWNTO 6) XOR multi_coef。039。 AND datald = 39。 SIGNAL rdatacrc: std_logic_vector(16 DOWNTO 0)。 datafini : OUT std_logic。 USE 。 end one。 q6=datain(6)。139。 12 位寄存器的 VHDL 代碼： library ieee。都可以利用事先約定的生成多項式 G(X)來得到 K 位要發(fā)送的信息位可對應于一個 (k1)次多項式 K(X)， r位冗余位則對應于一個 (r1)次多項式 R(X) r 位冗余位組成的 n=k+r 位碼字則對應于一個 (n1)次多項式 T(X)=Xr*K(X)+R(X)。 QuartusⅡ支持多種編輯輸入法，包括圖形編輯輸入法， VHDL、 Verilog HDL和 AHDL 的文本編輯輸入法，圖形編輯輸入法，以及內(nèi)存編輯輸入法。主要是讓學生了解 EDA 的基本原理和基本概念、鱗握用佃 L 描述系統(tǒng)邏輯的方法、使用扔 A 工具進行電子電路課程的模擬仿真實驗并在作畢業(yè)設計時從事簡單電子系統(tǒng)的設計，為今后工作打下基礎。應用 Vf 進行電子系統(tǒng)設計有以下優(yōu)點： (1)與其他硬件描述語言相比， WDL 具有更強的行為描述能力，強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。由于管腳定義的靈活性，大大減輕了電路圖設計和電路板設計的工作量和難度，有效增強了設計的靈活性，提高了工作效率。 EDA 是電子技術設計自動化，也就是能夠幫助人們設計電子電路或系統(tǒng)的軟件工具。但從 EDA 技術的幾個主要方面的內(nèi)容來看，可以理解為： EDA 技術是以大規(guī)?？删幊踢壿嬈骷樵O計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設計工具，通過有關的開發(fā)軟件，自動完成用軟件的方式設計電子系統(tǒng)到硬件系統(tǒng)的一門新技術。 如果循環(huán)碼有一位出錯，用 G(x)作模 2 除將得到一個不為 0 的余數(shù)。 CRC 碼一般是指 k 位信息碼之后拼接 r 位校驗碼。 4．掌握從資料文獻、科學實驗中獲得知識的能力，提高學生從別人經(jīng)驗中找到解決問題的新途徑的悟性，初步培 養(yǎng)工程意識和創(chuàng)新能力。 1. 能夠熟練掌握計算機中校驗碼的工作原理及其多種實現(xiàn)方案； 2. 掌握硬件描述語言 VHDL 及原理圖設計方法； 3. 熟練掌握 Quartus II 軟件平臺； 4. 各小組按模塊分工，每人獨立完成自己負責的模塊； 5. 合作完成最終的硬件下載及調(diào)試； 6. 獨立撰寫符合要求的課程設計報告。應用 CRC 碼的關鍵是如何從 k 位信息位簡便地得到 r 位效驗位，以及如何從 k+r 位信息碼判斷是否出錯。可通過異或門將它糾正后在下一次移位時送回 A16 繼續(xù)移滿一個循環(huán)，就得到一個糾正后的碼字?？梢詫崿F(xiàn)邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化，邏輯布局布線、邏輯仿真。該工具可以在電子產(chǎn)品的各個設計階段發(fā)揮作用，使設計更復雜的電路和系統(tǒng)成為可能。并且可減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高了系統(tǒng)的性能和可靠性。(2)VHDL 具有豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期就能檢查設計系統(tǒng)的功能可行性，并可以隨時對系統(tǒng)進行仿真。具有代表性的是全國每兩年舉辦一次大學生電子設計競賽活動。 QuartusⅡ與 MATLAB 和 DSP Builder 結合可以進行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實現(xiàn)的關鍵 EDA 工具，與 SOPC Builder 結合，可實現(xiàn) SOPC 系統(tǒng)開發(fā)。 循環(huán) 冗余校驗碼可檢查出所有奇數(shù)位數(shù)；可檢查出所有雙比特的錯；可檢查出所有小于、等于檢驗位長度的突發(fā)錯。 use 。 then q=datain。 q7=datain(7)。 2. 奇偶校驗電路的設計 對于奇偶校驗電路的設計，我們可以直接根據(jù)其校驗碼的生成原理在QuartusⅡ軟件上設計出其電路圖。 USE 。 ERROR0, hsend : OUT std_logic)。 SIGNAL st,rt : std_logic。139。 st = 39。 dtemp = crcvar(4 DOWNTO 0) amp。 ELSIF(st=39。139。 PROCESS(hrecv,clk) VARIABLE rcrcvar : std_logic_vector(5 DOWNTO 0)。) THEN rdtemp = datacrci(16 DOWNTO 5)。139。139。 END IF。 IF(rdatacrc(4 DOWNTO 0) /= rdtemp(11 DOWNTO 7)) THEN ERROR0 = 39。17位寄存器的設計方法是相同的，只需要對 VHDL 帶代碼做適當?shù)男薷摹?