計(jì)算機(jī)組成原理課程設(shè)計(jì)---校驗(yàn)碼生成電路的設(shè)計(jì)-wenkub
2023-06-18 05:31:23 本頁面
【正文】 用集成芯片。 ： 圖 21 總電路示意圖 3. EDA 技術(shù)及 QUARTUS II 軟件的簡介 EDA 是 Electronic Design Automation(電子設(shè)計(jì)自動(dòng)化 )的縮寫 。 QUARTUS 軟件設(shè)計(jì)校驗(yàn)碼生成電路，能實(shí)現(xiàn)奇偶校驗(yàn)碼和循環(huán)冗余CRC 碼的設(shè)計(jì)。（因?yàn)?k=4,所以 k1=3 位） CRC 碼效驗(yàn) ： 將收到的循環(huán)效驗(yàn)碼用約定的生成多項(xiàng)式 G(x)去除，如果碼 字無誤則余數(shù)應(yīng)為 0，如果某一位出錯(cuò)，則余數(shù)不為 0，不同位數(shù)出錯(cuò)余數(shù)不同。 奇偶校驗(yàn)碼的生成： 奇偶校驗(yàn)碼的實(shí)現(xiàn)方法是在每個(gè)被傳送碼的左邊或右邊加上 1 位奇偶校驗(yàn)位“ 0”或“ 1”，若采用奇校驗(yàn)位，只需把每個(gè)編碼中 1 的個(gè)數(shù)湊成奇數(shù)；若采用偶校驗(yàn)位，只要把每個(gè)編碼中 1的個(gè)數(shù)湊成偶數(shù)。 奇偶校驗(yàn)碼常用于存儲(chǔ)器讀、寫檢查或 ASCII 碼傳送過程中的檢查。 課程設(shè)計(jì)（論文） 4 二 總體方案設(shè)計(jì) 二進(jìn)制信息位流沿一條線逐位在部件之間或計(jì)算機(jī)之間傳送稱為串行傳送。 2．培養(yǎng)綜合運(yùn)用所學(xué)知識(shí)獨(dú)立完成課題的能力。 3．培養(yǎng)勇于探索、嚴(yán)謹(jǐn)推理、實(shí)事求是、有錯(cuò)必改，用實(shí)踐來檢驗(yàn)理論，全方位考慮問題等科學(xué)技術(shù)人員應(yīng)具有的素質(zhì)。 奇偶校驗(yàn)碼是一種通過增加冗余 位使得碼字中 1的個(gè)數(shù)恒為奇數(shù)或偶數(shù)的編碼方法 ,它是一種檢錯(cuò)碼。在實(shí)際應(yīng)用中，多采用奇校驗(yàn)，因?yàn)槠嫘ｒ?yàn)中不存在全“ 0”代碼，在某些場合下更便于判別。 CRC 碼生成： 多項(xiàng)式 M(x)更換不同的待測碼字可以證明：余數(shù)與出錯(cuò)位的對應(yīng)關(guān)系是不變的，只與碼制和生成多項(xiàng)式有關(guān)，對于其他碼制或選用其他生成多項(xiàng)式，出錯(cuò)模式將發(fā)生變化。 課程設(shè)計(jì)（論文） 5 驗(yàn)碼生成電路。 由于它是一門剛剛發(fā)展起來的新技術(shù)，涉及面廣，內(nèi)容豐富，理解各異，所以目前尚無一個(gè)確切的定義。 EDA 技術(shù)是伴隨著計(jì)算機(jī)、集 成電路、電子系統(tǒng)的設(shè)計(jì)發(fā)展起來的，至今已有 30多年的歷程。 20吐紀(jì)如年代是 EDA(電子設(shè)計(jì)自動(dòng)化 )階段：這一階段的 主要特征是以高級(jí)描述語言，系統(tǒng)級(jí)仿真和綜合技術(shù)為特點(diǎn)，采用 “自頂向下 ”的設(shè)計(jì)理念，將設(shè)計(jì)前期的許多高層次設(shè)計(jì)由 EDA 工具來完成。特別是支持硬件描述語言的 EDA 工具的出現(xiàn)，使復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化成為可能，只要用硬件描述語言將數(shù)字系統(tǒng)的行為描述正確，就可以進(jìn)行該數(shù)字系統(tǒng)的芯片設(shè)計(jì)與制造。采用硬件描述語言作為設(shè)計(jì)輸入和庫 (LibraIy)的引入，由設(shè)計(jì)者定義器件的內(nèi)部邏輯和管腳，將原來由電路板設(shè)計(jì)完成的大部分工作故在芯片的設(shè)計(jì)中進(jìn)行。 硬件描述語言 ： 硬件描述語言 (HDL)是一種用于進(jìn)行電子系統(tǒng)硬件設(shè)計(jì)的 課程設(shè)計(jì)（論文） 7 計(jì)算機(jī)高級(jí)語言，它采用軟件的設(shè)計(jì)方法來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式?，F(xiàn)在 WDL 和 Velllq 作為工業(yè) 標(biāo)準(zhǔn)硬件描述語言，已得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，它們已成為事實(shí)上的通用硬件描述語言，承擔(dān)幾乎全部的數(shù)字系統(tǒng)的設(shè)計(jì)任務(wù)。 (4)用 Vf 完成的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并可根據(jù)不同的目標(biāo)芯片自動(dòng)把 Vf 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表，這種設(shè)計(jì)方式極大地減少了電路設(shè)計(jì)的時(shí)間及可能發(fā)生的錯(cuò)誤，從而降低了開發(fā)成本。在教學(xué)方面：幾乎所有理工科 (特別是電子信息 )類的高校都開設(shè)了 EDA 課程。例如在 CDMA 無線通信系統(tǒng)中，所有移動(dòng)手機(jī)和無線基站都工作在相同的頻譜，為區(qū)別不同的呼叫，每個(gè)手機(jī)有一個(gè)唯一的碼序列， CDMA 基站必須能判別這些不同觀點(diǎn)的碼序列才能分辨出不同的傳呼進(jìn)程；這一判別是通過匹配濾波器的輸出顯示在輸人數(shù)據(jù)流中探調(diào)到特定的碼序列； FPGA 能提供良好的濾波器設(shè)計(jì)，而且能完成 DSP 高級(jí)數(shù)據(jù)處理功能，因而 FPGA 在現(xiàn)代通信領(lǐng)域方面獲得廣泛應(yīng)用。 QuartusⅡ軟件的前一代 FPGA/CPLD 集成開發(fā)環(huán)是 MAX+PLUSⅡ。 “和 ”操作的特點(diǎn) ：偶數(shù)個(gè) 1，它的和總是 0；奇數(shù)個(gè) 1，它的和總是 1。 5. 具備的功能 循環(huán)冗余碼 CRC 在發(fā)送端編碼和接收端校驗(yàn)時(shí)。 6. 分工情況 我們小組由四個(gè)人，每個(gè)人都分配了不同的任務(wù)。 設(shè)計(jì)步驟 : 首先創(chuàng)建一個(gè)文件夾，然后在 QuartusⅡ軟件上新建一個(gè)工程并存放在所創(chuàng)建那個(gè)文件夾中，再在剛所新建的工程中新建一個(gè) VHDL 文件，然后寫上生成 12 位寄存器的 VHDL 代碼，再對生成的 12 位寄存器進(jìn)行打包，即可生成 12位的寄存器芯片。 load : in std_logic。 architecture one of jicunqi_12 is begin process(datain,load) begin if load=39。 q1=datain(1)。 q5=datain(5)。 q9=datain(9)。 end process。 設(shè)計(jì)步驟： 首先創(chuàng)建一個(gè)文件夾，然后在 QuartusⅡ軟件上新建一個(gè)工程并存放在所創(chuàng)建那個(gè)文件夾中，再在剛所新建的工程中新建一個(gè) Block Digram File，然后根據(jù)其原理畫出生成奇偶校驗(yàn)碼的電路圖，再對生成的奇偶校驗(yàn)碼生成電路進(jìn)行打包，即可生成 12 位信息碼的奇偶校驗(yàn)電路芯片。 CRC 碼生成電路的 VHDL 代碼： LIBRARY ieee。 ENTITY crcm IS PORT (clk, hrecv,datald : IN std_logic。 rdata : OUT std_logic_vector(11 DOWNTO 0)。 ARCHITECTURE m OF crcm IS CONSTANT multi_coef : std_logic_vector(5 DOWNTO 0) := 110101。 SIGNAL dtemp,sdatam,rdtemp : std_logic_vector(11 DOWNTO 0)。 BEGIN IF(clk39。
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