計(jì)算機(jī)組成原理課程設(shè)計(jì)---校驗(yàn)碼生成電路的設(shè)計(jì)(存儲(chǔ)版)
【正文】 功能仿真時(shí)，首先建立仿真波形文件，選擇仿真信號(hào)，對(duì)選定的輸入信號(hào)設(shè)置參數(shù)，選定的仿真信號(hào)和設(shè)置的參數(shù)。后來(lái)自己查了幾本書(shū)，知道了大概的步驟和電路圖。 [5] 劉寶琴 ， ALTERA 可編程邏輯器件及其應(yīng)用 [M].北京 :清華大學(xué)出版社 ，1995。 [3] 余孟嘗，數(shù)字電子技術(shù)基礎(chǔ)簡(jiǎn)明教程（第 三版）， 1998 年 12 月。 這次課設(shè)我的收獲很多，在一開(kāi)始的幾天中一直沒(méi)什么頭緒，不知道該從哪處下手去做。具體步驟如下： 1. 建立工作庫(kù)文件夾和編輯設(shè)計(jì)文件 為了檢驗(yàn)電路設(shè)計(jì)是否正確，首先由要檢驗(yàn)的電路新建一個(gè)波形文件，然后再做時(shí)序仿真，輸入相應(yīng)數(shù)據(jù)，檢驗(yàn)與預(yù)期結(jié)果是否一致。 END m。 rt = 39。 39。 rcrcvar := rdtemp(11 DOWNTO 6) XOR multi_coef。039。 AND hrecv = 39。 END IF。 t = t + 1。039。139。 hsend = 39。039。 SIGNAL dtemp,sdatam,rdtemp : std_logic_vector(11 DOWNTO 0)。 rdata : OUT std_logic_vector(11 DOWNTO 0)。 CRC 碼生成電路的 VHDL 代碼： LIBRARY ieee。 end process。 q5=datain(5)。 architecture one of jicunqi_12 is begin process(datain,load) begin if load=39。 設(shè)計(jì)步驟 : 首先創(chuàng)建一個(gè)文件夾，然后在 QuartusⅡ軟件上新建一個(gè)工程并存放在所創(chuàng)建那個(gè)文件夾中，再在剛所新建的工程中新建一個(gè) VHDL 文件，然后寫(xiě)上生成 12 位寄存器的 VHDL 代碼，再對(duì)生成的 12 位寄存器進(jìn)行打包，即可生成 12位的寄存器芯片。 5. 具備的功能 循環(huán)冗余碼 CRC 在發(fā)送端編碼和接收端校驗(yàn)時(shí)。 QuartusⅡ軟件的前一代 FPGA/CPLD 集成開(kāi)發(fā)環(huán)是 MAX+PLUSⅡ。在教學(xué)方面：幾乎所有理工科 (特別是電子信息 )類的高校都開(kāi)設(shè)了 EDA 課程。現(xiàn)在 WDL 和 Velllq 作為工業(yè) 標(biāo)準(zhǔn)硬件描述語(yǔ)言，已得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，它們已成為事實(shí)上的通用硬件描述語(yǔ)言，承擔(dān)幾乎全部的數(shù)字系統(tǒng)的設(shè)計(jì)任務(wù)。采用硬件描述語(yǔ)言作為設(shè)計(jì)輸入和庫(kù) (LibraIy)的引入，由設(shè)計(jì)者定義器件的內(nèi)部邏輯和管腳，將原來(lái)由電路板設(shè)計(jì)完成的大部分工作故在芯片的設(shè)計(jì)中進(jìn)行。 20吐紀(jì)如年代是 EDA(電子設(shè)計(jì)自動(dòng)化 )階段：這一階段的 主要特征是以高級(jí)描述語(yǔ)言，系統(tǒng)級(jí)仿真和綜合技術(shù)為特點(diǎn)，采用 “自頂向下 ”的設(shè)計(jì)理念，將設(shè)計(jì)前期的許多高層次設(shè)計(jì)由 EDA 工具來(lái)完成。 由于它是一門(mén)剛剛發(fā)展起來(lái)的新技術(shù)，涉及面廣，內(nèi)容豐富，理解各異，所以目前尚無(wú)一個(gè)確切的定義。更換不同的待測(cè)碼字可以證明：余數(shù)與出錯(cuò)位的對(duì)應(yīng)關(guān)系是不變的，只與碼制和生成多項(xiàng)式有關(guān)，對(duì)于其他碼制或選用其他生成多項(xiàng)式，出錯(cuò)模式將發(fā)生變化。在實(shí)際應(yīng)用中，多采用奇校驗(yàn)，因?yàn)槠嫘ｒ?yàn)中不存在全“ 0”代碼，在某些場(chǎng)合下更便于判別。 3．培養(yǎng)勇于探索、嚴(yán)謹(jǐn)推理、實(shí)事求是、有錯(cuò)必改，用實(shí)踐來(lái)檢驗(yàn)理論，全方位考慮問(wèn)題等科學(xué)技術(shù)人員應(yīng)具有的素質(zhì)。 課程設(shè)計(jì)（論文） 4 二 總體方案設(shè)計(jì) 二進(jìn)制信息位流沿一條線逐位在部件之間或計(jì)算機(jī)之間傳送稱為串行傳送。 奇偶校驗(yàn)碼的生成： 奇偶校驗(yàn)碼的實(shí)現(xiàn)方法是在每個(gè)被傳送碼的左邊或右邊加上 1 位奇偶校驗(yàn)位“ 0”或“ 1”，若采用奇校驗(yàn)位，只需把每個(gè)編碼中 1 的個(gè)數(shù)湊成奇數(shù)；若采用偶校驗(yàn)位，只要把每個(gè)編碼中 1的個(gè)數(shù)湊成偶數(shù)。 QUARTUS 軟件設(shè)計(jì)校驗(yàn)碼生成電路，能實(shí)現(xiàn)奇偶校驗(yàn)碼和循環(huán)冗余CRC 碼的設(shè)計(jì)。完成對(duì)于特定目標(biāo)芯片的M1 M2 奇偶校驗(yàn)碼生成電路 CRC 碼生成電路 X LDX IN（ 11~0） 課程設(shè)計(jì)（論文） 6 適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒?。在原理圖設(shè)計(jì)階段，可以使用 EDA 中的仿真工具論證設(shè)計(jì)的正確性；在芯片設(shè)計(jì)階段，可以使用 EDA中的芯片設(shè)計(jì)工具設(shè)計(jì)制作芯片的版圖：在電路板設(shè)計(jì)階段，可以使用 EDA 中電路板設(shè)計(jì)工具設(shè)計(jì)多層電路板。能全 方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和調(diào)試。 (3)Vf 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計(jì)的分解 和對(duì)已有設(shè)計(jì)的再利用功能。在科研方面：主要利用電路仿真工具 (EwB 或 PSPICE、 VLOL 等 )進(jìn)行電路設(shè)計(jì)與仿真；利用虛擬儀器進(jìn)行產(chǎn)品調(diào) 試；將 O)LI)／ FPGA 器件的開(kāi)發(fā)應(yīng)用到儀器設(shè)備中。 4. 主要特點(diǎn) 奇偶檢驗(yàn)電路只有找錯(cuò)的功能，而沒(méi)有糾錯(cuò)的功能 根據(jù)代碼中全部位數(shù)相加的 “和 ”來(lái)進(jìn)行奇校驗(yàn)或偶校驗(yàn)。奇偶校驗(yàn)編碼方式和檢驗(yàn)電路只能測(cè)出一位出錯(cuò)或者奇數(shù)個(gè)位錯(cuò)誤，而不能檢測(cè)偶數(shù)個(gè)位出錯(cuò)，也無(wú)法對(duì)出錯(cuò)定位，無(wú)法自動(dòng)校正錯(cuò)誤能力。 entity jicunqi_12 is port(datain: in std_logic_vector( 11 downto 0)。 q0=datain(0)。 課程設(shè)計(jì)（論文） 11 q8=datain(8)。奇偶校驗(yàn)電路是由 10 個(gè)異或門(mén)組成。 USE 。 END crcm。 BEGIN PROCESS(clk) VARIABLE crcvar : std_logic_vector(5 DOWNTO 0)。) THEN dtemp = sdata。139。 dtemp(5 DOWNTO 0) amp。139。 AND t=8) THEN hsend= 39。 BEGIN IF(clk39。 rdatacrc = datacrci。 ELSIF(rt= 39。) THEN rdtemp = rcrcvar(4 DOWNTO 0) amp。
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