【正文】 功能仿真時，首先建立仿真波形文件，選擇仿真信號，對選定的輸入信號設(shè)置參數(shù)，選定的仿真信號和設(shè)置的參數(shù)。后來自己查了幾本書，知道了大概的步驟和電路圖。 [5] 劉寶琴 ， ALTERA 可編程邏輯器件及其應(yīng)用 [M].北京 :清華大學(xué)出版社 ，1995。 [3] 余孟嘗，數(shù)字電子技術(shù)基礎(chǔ)簡明教程（第 三版）， 1998 年 12 月。 這次課設(shè)我的收獲很多，在一開始的幾天中一直沒什么頭緒，不知道該從哪處下手去做。具體步驟如下： 1. 建立工作庫文件夾和編輯設(shè)計文件 為了檢驗電路設(shè)計是否正確，首先由要檢驗的電路新建一個波形文件，然后再做時序仿真，輸入相應(yīng)數(shù)據(jù)，檢驗與預(yù)期結(jié)果是否一致。 END m。 rt = 39。 39。 rcrcvar := rdtemp(11 DOWNTO 6) XOR multi_coef。039。 AND hrecv = 39。 END IF。 t = t + 1。039。139。 hsend = 39。039。 SIGNAL dtemp,sdatam,rdtemp : std_logic_vector(11 DOWNTO 0)。 rdata : OUT std_logic_vector(11 DOWNTO 0)。 CRC 碼生成電路的 VHDL 代碼： LIBRARY ieee。 end process。 q5=datain(5)。 architecture one of jicunqi_12 is begin process(datain,load) begin if load=39。 設(shè)計步驟 : 首先創(chuàng)建一個文件夾，然后在 QuartusⅡ軟件上新建一個工程并存放在所創(chuàng)建那個文件夾中，再在剛所新建的工程中新建一個 VHDL 文件，然后寫上生成 12 位寄存器的 VHDL 代碼，再對生成的 12 位寄存器進行打包，即可生成 12位的寄存器芯片。 5. 具備的功能 循環(huán)冗余碼 CRC 在發(fā)送端編碼和接收端校驗時。 QuartusⅡ軟件的前一代 FPGA/CPLD 集成開發(fā)環(huán)是 MAX+PLUSⅡ。在教學(xué)方面：幾乎所有理工科 (特別是電子信息 )類的高校都開設(shè)了 EDA 課程。現(xiàn)在 WDL 和 Velllq 作為工業(yè) 標準硬件描述語言，已得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，它們已成為事實上的通用硬件描述語言，承擔(dān)幾乎全部的數(shù)字系統(tǒng)的設(shè)計任務(wù)。采用硬件描述語言作為設(shè)計輸入和庫 (LibraIy)的引入，由設(shè)計者定義器件的內(nèi)部邏輯和管腳，將原來由電路板設(shè)計完成的大部分工作故在芯片的設(shè)計中進行。 20吐紀如年代是 EDA(電子設(shè)計自動化 )階段：這一階段的 主要特征是以高級描述語言，系統(tǒng)級仿真和綜合技術(shù)為特點，采用 “自頂向下 ”的設(shè)計理念，將設(shè)計前期的許多高層次設(shè)計由 EDA 工具來完成。 由于它是一門剛剛發(fā)展起來的新技術(shù)，涉及面廣，內(nèi)容豐富，理解各異，所以目前尚無一個確切的定義。更換不同的待測碼字可以證明：余數(shù)與出錯位的對應(yīng)關(guān)系是不變的，只與碼制和生成多項式有關(guān)，對于其他碼制或選用其他生成多項式，出錯模式將發(fā)生變化。在實際應(yīng)用中，多采用奇校驗，因為奇校驗中不存在全“ 0”代碼，在某些場合下更便于判別。 3．培養(yǎng)勇于探索、嚴謹推理、實事求是、有錯必改，用實踐來檢驗理論，全方位考慮問題等科學(xué)技術(shù)人員應(yīng)具有的素質(zhì)。 課程設(shè)計（論文） 4 二 總體方案設(shè)計 二進制信息位流沿一條線逐位在部件之間或計算機之間傳送稱為串行傳送。 奇偶校驗碼的生成： 奇偶校驗碼的實現(xiàn)方法是在每個被傳送碼的左邊或右邊加上 1 位奇偶校驗位“ 0”或“ 1”，若采用奇校驗位，只需把每個編碼中 1 的個數(shù)湊成奇數(shù)；若采用偶校驗位，只要把每個編碼中 1的個數(shù)湊成偶數(shù)。 QUARTUS 軟件設(shè)計校驗碼生成電路，能實現(xiàn)奇偶校驗碼和循環(huán)冗余CRC 碼的設(shè)計。完成對于特定目標芯片的M1 M2 奇偶校驗碼生成電路 CRC 碼生成電路 X LDX IN（ 11~0） 課程設(shè)計（論文） 6 適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒?。在原理圖設(shè)計階段，可以使用 EDA 中的仿真工具論證設(shè)計的正確性；在芯片設(shè)計階段，可以使用 EDA中的芯片設(shè)計工具設(shè)計制作芯片的版圖：在電路板設(shè)計階段，可以使用 EDA 中電路板設(shè)計工具設(shè)計多層電路板。能全 方位地利用計算機自動設(shè)計、仿真和調(diào)試。 (3)Vf 語句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計的分解 和對已有設(shè)計的再利用功能。在科研方面：主要利用電路仿真工具 (EwB 或 PSPICE、 VLOL 等 )進行電路設(shè)計與仿真；利用虛擬儀器進行產(chǎn)品調(diào) 試；將 O)LI)／ FPGA 器件的開發(fā)應(yīng)用到儀器設(shè)備中。 4. 主要特點 奇偶檢驗電路只有找錯的功能，而沒有糾錯的功能 根據(jù)代碼中全部位數(shù)相加的 “和 ”來進行奇校驗或偶校驗。奇偶校驗編碼方式和檢驗電路只能測出一位出錯或者奇數(shù)個位錯誤，而不能檢測偶數(shù)個位出錯，也無法對出錯定位，無法自動校正錯誤能力。 entity jicunqi_12 is port(datain: in std_logic_vector( 11 downto 0)。 q0=datain(0)。 課程設(shè)計（論文） 11 q8=datain(8)。奇偶校驗電路是由 10 個異或門組成。 USE 。 END crcm。 BEGIN PROCESS(clk) VARIABLE crcvar : std_logic_vector(5 DOWNTO 0)。) THEN dtemp = sdata。139。 dtemp(5 DOWNTO 0) amp。139。 AND t=8) THEN hsend= 39。 BEGIN IF(clk39。 rdatacrc = datacrci。 ELSIF(rt= 39。) THEN rdtemp = rcrcvar(4 DOWNTO 0) amp。