計(jì)算機(jī)組成原理課程設(shè)計(jì)---校驗(yàn)碼生成電路的設(shè)計(jì)(已改無(wú)錯(cuò)字)
2023-07-20 05:31:23 本頁(yè)面
【正文】 end if。 end process。 end one。 2. 奇偶校驗(yàn)電路的設(shè)計(jì) 對(duì)于奇偶校驗(yàn)電路的設(shè)計(jì)，我們可以直接根據(jù)其校驗(yàn)碼的生成原理在QuartusⅡ軟件上設(shè)計(jì)出其電路圖。奇偶校驗(yàn)電路是由 10 個(gè)異或門組成。 設(shè)計(jì)步驟： 首先創(chuàng)建一個(gè)文件夾，然后在 QuartusⅡ軟件上新建一個(gè)工程并存放在所創(chuàng)建那個(gè)文件夾中，再在剛所新建的工程中新建一個(gè) Block Digram File，然后根據(jù)其原理畫出生成奇偶校驗(yàn)碼的電路圖，再對(duì)生成的奇偶校驗(yàn)碼生成電路進(jìn)行打包，即可生成 12 位信息碼的奇偶校驗(yàn)電路芯片。 奇偶校 驗(yàn)碼生成電路圖： 3. CRC 碼生成電路的設(shè)計(jì) CRC 碼生成電路所有模塊中最重要的一部分。我么事通過(guò)編寫 VHDL 代碼生成器電路圖的。 設(shè)計(jì)步驟： 首先創(chuàng)建一個(gè)文件夾，然后在 QuartusⅡ軟件上新建一個(gè)工程并存放在所創(chuàng)建那個(gè)文件夾中，再在剛所新建的工程中新建一個(gè) VHDL 文件，然后寫上圖 31 奇偶校驗(yàn)電路 課程設(shè)計(jì)（論文） 12 CRC 碼生成電路的 VHDL 代碼，再對(duì)生成的 CRC 碼生成電路進(jìn)行打包，即可生成 CRC 碼生成電路的芯片。 CRC 碼生成電路的 VHDL 代碼： LIBRARY ieee。 USE 。 USE 。 USE 。 ENTITY crcm IS PORT (clk, hrecv,datald : IN std_logic。 sdata : IN std_logic_vector(11 DOWNTO 0)。 datacrco : OUT std_logic_vector(16 DOWNTO 0)。 datacrci : IN std_logic_vector(16 DOWNTO 0)。 rdata : OUT std_logic_vector(11 DOWNTO 0)。 datafini : OUT std_logic。 ERROR0, hsend : OUT std_logic)。 END crcm。 ARCHITECTURE m OF crcm IS CONSTANT multi_coef : std_logic_vector(5 DOWNTO 0) := 110101。 多項(xiàng)式系數(shù) , MSB 一定為 39。139。 SIGNAL t,rt : std_logic_vector(4 DOWNTO 0)。 SIGNAL dtemp,sdatam,rdtemp : std_logic_vector(11 DOWNTO 0)。 SIGNAL rdatacrc: std_logic_vector(16 DOWNTO 0)。 SIGNAL st,rt : std_logic。 BEGIN PROCESS(clk) VARIABLE crcvar : std_logic_vector(5 DOWNTO 0)。 BEGIN IF(clk39。event AND clk = 39。139。) THEN IF(st = 39。039。 AND datald = 39。139。) THEN dtemp = sdata。 sdatam = sdata。 t = (OTHERS = 39。039。)。 hsend = 39。039。 st = 39。139。 ELSIF(st = 39。139。 AND t 7) THEN t = t + 1。 課程設(shè)計(jì)（論文） 13 IF(dtemp(11) = 39。139。) THEN crcvar := dtemp(11 DOWNTO 6) XOR multi_coef。 dtemp = crcvar(4 DOWNTO 0) amp。 dtemp(5 DOWNTO 0) amp。 39。039。 ELSE dtemp = dtemp(10 DOWNTO 0) amp。 39。039。 END IF。 ELSIF(st=39。139。 AND t=7) THEN datacrco=sdatam amp。 dtemp(11 DOWNTO 7)。 hsend = 39。139。 t = t + 1。 ELSIF(st=39。139。 AND t=8) THEN hsend= 39。039。 st=39。039。 END IF。 END IF。 END PROCESS。 PROCESS(hrecv,clk) VARIABLE rcrcvar : std_logic_vector(5 DOWNTO 0)。 BEGIN IF(clk39。event AND clk = 39。139。) THEN IF(rt = 39。039。 AND hrecv = 39。139。) THEN rdtemp = datacrci(16 DOWNTO 5)。 rdatacrc = datacrci。 rt = (OTHERS = 39。039。)。 ERROR0 = 39。039。 rt = 39。139。 ELSIF(rt= 39。139。 AND rt 7) THEN datafini = 39。039。 rt = rt + 1。 rcrcvar := rdtemp(11 DOWNTO 6) XOR multi_coef。 IF(rdtemp(11) = 39。139。) THEN rdtemp = rcrcvar(4 DOWNTO 0) amp。 rdtemp(5 DOWNTO 0) amp。 39。039。 課程設(shè)計(jì)（論文） 14
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