【文章內(nèi)容簡介】 最小的器件之一。 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此 ，工作時需要對片內(nèi)的 RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進入工作狀態(tài)。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。當(dāng)需要修改 FPGA 功能時，只需換一片 EPROM 即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA 的使用非常靈活 Quartus II 開發(fā)平臺 本文采用 Altera 公司的 FPGA 開發(fā)平臺 QUARTUS II 軟件是一個全面的開發(fā)工具，它集成了 Altera 的 FPGA 開發(fā)流程中所涉及的所有工具和第三方軟件接口，該綜合開發(fā)工具為每個階段的設(shè)計提供 QUARTUS II 圖形用戶界面， EDA 工具界面和命令行界面，設(shè)計者可以方便地創(chuàng)建、組織和管理自己的設(shè)計 。 QUARTUS II 是 Altera 公司 的綜合性 PLD/FPGA 開發(fā) 軟件 ，支持原理圖、 VHDL、Verilog HDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入計算機信息工程學(xué)院畢業(yè)設(shè)計說明書 5 形式，內(nèi)嵌自有的綜合器以及 仿真器 ，可以完成從設(shè)計輸入到硬件配置的完整 PLD 設(shè)計流程。 QUARTUS II 可以在 XP、 Linux 以及 Unix 上使用， 提供了完善的用戶圖形界面設(shè)計方式。 QUARTUS II 運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用 。 FPGA 設(shè)計流程圖 FPGA 設(shè)計流程至少包括設(shè)計輸入、仿真、綜合、布局布線 4 個步驟。如圖 21 所示，將設(shè)計細(xì)分為 8 個步驟。開始設(shè)計前，應(yīng)定義系統(tǒng)的規(guī)格（ Spec），例如輸入與輸出管腳、工作頻率、工作電壓、允許消耗功率等，最好能夠?qū)⑾到y(tǒng)劃分為多個功能模塊，并詳細(xì)描述每個功能那塊的功能。數(shù)字電路設(shè)計可采取由自上而下設(shè)計、自下而上或平坦設(shè)計，第二步架構(gòu)設(shè)計就 是確認(rèn)每個功能塊的設(shè)計順序。 設(shè)計輸入軟件通常提供以電路圖、 HDL（硬件描述語言）或兩者的混合設(shè)計。電路圖的設(shè)計方式相當(dāng)直接、方便、只要略懂邏輯電路設(shè)計，都可直接繪圖設(shè)計。但是以 HDL 設(shè)計，才可兼具可移植性與標(biāo)準(zhǔn)化。不論是哪種設(shè)計，設(shè)計軟件都會轉(zhuǎn)換為HDL，以便進行仿真、綜合等功能。仿真是驗證設(shè)計的正確性，包括功能仿真與時序仿真。功能仿真在綜合與布局布線之前，忽略時間延遲因素，只就邏輯功能進行仿真。而時序仿真則是在布局布線之后，考慮時間延遲問題。 綜合是由 HDL 產(chǎn)生布局布線要使用的網(wǎng)表，與相對應(yīng)的約束條件， 綜合直接影響邏輯門的使用效率和設(shè)計性能。布局布線是利用綜合生成的網(wǎng)表，在 FPGA 內(nèi)部進行布局與布線，并且產(chǎn)生可用于布局 FPGA 的位文件（ .bit）。布局布線需要使用 FPGA生成廠商提供的工具軟件，如 Xilinx 的 Foundation Series 和 Alliance Series， Altera 的QUARTUS II 和 Max+plus II。設(shè)計的最后步驟是使用實際設(shè)計的硬件電路進行測試，以確認(rèn)設(shè)計無誤。 計算機信息工程學(xué)院畢業(yè)設(shè)計說明書 6 描 述 規(guī) 格描 述 規(guī) 格架 構(gòu) 設(shè) 計架 構(gòu) 設(shè) 計設(shè) 計 輸 入設(shè) 計 輸 入編 譯 、 功 能 仿 真編 譯 、 功 能 仿 真綜 合綜 合布 線 與 布 局布 線 與 布 局時 序 仿 真時 序 仿 真電 路 測 試電 路 測 試 圖 21 FPGA設(shè)計流程圖 說明：本課題 使用 QUARTUS II 進行 FPGA 設(shè)計開發(fā)。其設(shè)計流程如圖 22 所示： 設(shè) 計 輸 入設(shè) 計 輸 入綜 合綜 合功 耗 分 析功 耗 分 析仿 真仿 真調(diào) 試調(diào) 試布 局 布 線布 局 布 線時 序 分 析時 序 分 析編 程 和 配 置編 程 和 配 置工 程 更 改 和 管理工 程 更 改 和 管理時 序 逼 近時 序 逼 近包 括 基 于 模 塊 的 設(shè) 計 系統(tǒng) 級 設(shè) 計 和 軟 件 開 發(fā)包 括 基 于 模 塊 的 設(shè) 計 系統(tǒng) 級 設(shè) 計 和 軟 件 開 發(fā) 圖 22 Quartus II的設(shè)計流程圖 利用 QUARTUS II 軟件進行 FPGA 或 CPLD 設(shè)計開發(fā)，如同自行設(shè)計集成電路一樣，可節(jié)省電路開發(fā)的費用和時間。 計算機信息工程學(xué)院畢業(yè)設(shè)計說明書 7 硬件描述語言 Verilog HDL Verilog HDL 語言是目前應(yīng)用最廣泛的硬件描述語言之一，它允許設(shè)計者用其來進行各種級別的邏輯設(shè)計，以及數(shù)字邏輯系統(tǒng)的仿真驗證、時序分析和邏輯綜合。 Verilog HDL 語言與 VHDL 的共同的特點是：能抽象表示電路的行為和結(jié)構(gòu)，支持邏輯設(shè)計中層次與范圍的描述，可借用高級語言的精巧結(jié)構(gòu)來簡化電路行為的描述，具有電路仿真與驗證機制以保證設(shè)計的正確性，支持電路描述由高層到低層的綜合轉(zhuǎn)換，硬件描述與實現(xiàn)工藝無關(guān)（有關(guān)工藝參數(shù)可通過語言提供的屬性包括進去），便于文檔管理，易于理解和移植。 Verilog HDL 語言的最大優(yōu)點是：它是一種非常容易掌握的硬件描述語言，只要有C 語言的編程基礎(chǔ)，通過一段時間的學(xué)習(xí)和簡單操作，可以在較短時間內(nèi)掌握這種設(shè)計技術(shù)。 Verilog 硬件描述語言的主要能力 下面列出的是 Verilog HDL 硬件描述語言的主要能力： ? 基本邏輯門，例如 and、 or 和 nand 等都內(nèi)置在語言中。 ? 用戶定義原語（ UDP）創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯原語，也可以是時序邏輯原語。 ? 開關(guān)級基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等也被內(nèi)置在語言中。 ? 提供顯式語言結(jié)構(gòu)指定設(shè)計中的端口到端口的時延及路徑時延和設(shè)計的時序檢查。 ? 可采 用三種不同方式或混合方式對設(shè)計建模。這些方式包括：行為描述方式，使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式，使 用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式， 使用門和模塊實例語句描述建模。 ? Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。 ? 能夠描述層次設(shè)計，可使用模塊實例結(jié)構(gòu)描述任何層次。 ? 設(shè)計的規(guī)?？梢允侨我獾?；語言不對設(shè)計的規(guī)模（大小）施加任何限制。 ? Verilog HDL 不再是某些公司的專有語言而是 IEEE 標(biāo)準(zhǔn)。 ? 人和機器都可閱讀 Verilog HDL 語言，因此它可作為 EDA 的工具和設(shè)計者之間的交互語言。 ? Verilog HDL 語言的描述能力能夠通過使用編程語言接口（ PLI）機制進一步擴展。 PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計者與模擬器交互的例程集合。 ? 設(shè)計能夠在多個層次上加以描述，從開關(guān)級、門級、寄存器傳送級（ RTL）到算法級，包括進程和隊列級。 計算機信息工程學(xué)院畢業(yè)設(shè)計說明書 8 ? 能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對證約束條件，例如輸入值的指定。 ? Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設(shè)計的值能夠被監(jiān)控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。 ? 在行 為級描述中， Verilog HDL 不僅能夠在 RTL 級上進行設(shè)計描述，而且能夠在體系結(jié)構(gòu)級描述及其算法級行為上進行設(shè)計描述。 模塊設(shè)計 使用 Verilog 描述硬件的基本設(shè)計單元是模塊（ module）。構(gòu)建復(fù)雜的電子電路，主要是通過模塊的相互連接調(diào)用來實現(xiàn)的。模塊被包含在關(guān)鍵字 module、 endmodule之內(nèi)。實際的電路元件。 Verilog 中的模塊類似 C 語言中的函數(shù)，它能夠提供輸入、輸出端口，可以實例調(diào)用其他模塊，也可以被其他模塊實例調(diào)用。模塊中可以包括組合邏輯部分、過程時序部分。 例如，二與 門電路用 Verilog 語言描述如下： Module and_2(A,B,F)。 //模塊名為 and_2，端口列表 A,B,F input A,B。 //模塊的輸入端口為 A,B output F。 // 模塊的輸出端口為 F wire A,B,F。 //定義信號地數(shù)據(jù)類型 assign F=Aamp。B。 //邏輯功能描述 endmoudle 一個模塊可以大到代表一個完 整的系統(tǒng)，也可以小到僅代表最基本的邏輯單元。模塊內(nèi)部具體行為的描述或?qū)崿F(xiàn)方式的改變，并不會影響該模塊與外部之間的連接關(guān)系。一個 Verilog 模塊可被任意多個其他模塊所調(diào)用，但由于 Verilog HDL 所描述的是具體的硬件電路，一個模塊代表具有特定功能的一個電路塊，每當(dāng)它被某個其他模塊調(diào)用一次，則在該模塊內(nèi)部，被調(diào)用的模塊將原原本本的復(fù)制一次。 在模塊中，可用下述方式描述一個設(shè)計： 1) 數(shù)據(jù)流方式 。 2) 行為方式 。 3) 結(jié)構(gòu)方式 。 4) 上述描述方式的混合。 小結(jié) 本章介紹了 FPGA 開發(fā)技術(shù)， Quartus II 開發(fā)平臺， Verilog HDL 硬件描述語言的主要能力以模塊化設(shè)計。本系統(tǒng)采用 Altera 公司的 EP1C6Q240C8 為核心開控制器，采用模塊化進行程序設(shè)計，簡化了外圍電路的復(fù)雜度，使開發(fā)更加靈活。 計算機信息工程學(xué)院畢業(yè)設(shè)計說明書 9 第三章 灰度調(diào)制 傳統(tǒng)灰度調(diào)制方法 灰度顯示即使 TFTLCD 屏上的顯示像素產(chǎn)生多種可選的亮度等級，其亮度等級的選擇由圖像采集的二進制的灰度數(shù)據(jù)決定。從另一個角度來說，灰度顯示就是實現(xiàn)二進制灰度數(shù)據(jù)空間 G 到亮度空間 L 的映射，如框圖 31 所示。 圖 像 輸 入 和前 端 處 理圖 像 輸 入 和前 端 處 理圖 像 存 儲（ 數(shù) 據(jù) 空 間 G ，線 性 三 維 ）圖 像 存 儲（ 數(shù) 據(jù) 空 間 G ，線 性 三 維 ）掃 描 控 制 器掃 描 控 制 器灰 度 數(shù) 據(jù) 驅(qū) 動（ D A C 、G a m m a 校 正 ）灰 度 數(shù) 據(jù) 驅(qū) 動（ D A C 、G a m m a 校 正 ）T F T L C D 顯 示 平 面（ 亮 度 空 間 L ）T F T L C D 顯 示 平 面（ 亮 度 空 間 L ）二 維 坐 標(biāo) 控 制G 到 L 的 映 射 一 維 灰 度 數(shù) 據(jù) 控 制 圖 31 傳統(tǒng) TFTLCD顯示流程框圖 改變像素亮度，實現(xiàn)多種的亮度等級有多種的映射方法：（ 1）根據(jù)液晶器件顯示的工作原理，通過調(diào)節(jié)電壓和液晶的狀態(tài)來改變輸出亮度，上述框圖所示的就是應(yīng)用了這個原理。（ 2）從空間角度出發(fā)，即改變發(fā)光面積。（ 3）從時間角度出發(fā)，考慮人眼的特性，改變光脈沖的時間寬度和頻率。如采用脈沖寬度調(diào)制（ PWM）、幀頻調(diào)制（ FRC）等方式。下面將介紹各種灰度調(diào)制的基本原理。 傳統(tǒng)灰度調(diào)制介紹 灰度調(diào)制實現(xiàn)像素數(shù)據(jù)從灰度空間到亮度空間的映射，有多種不同的 映射方法。常用的灰度顯示方法有： ，通過改變電壓、調(diào)節(jié)液晶狀態(tài)來改變輸出光強的電壓組合法。 通過給液晶層施加不同的電壓值來改變液晶的偏轉(zhuǎn)角度，進而改變光線的透過率和輸出光的強度，這樣就可以實現(xiàn)灰度顯示，因此，實現(xiàn)電壓幅值調(diào)制灰度法，需要考慮的是如何將數(shù)字圖像信號轉(zhuǎn)換為不同的灰度電壓值，且一一對應(yīng)。在實際的 TFTLCD驅(qū)動系統(tǒng)中，采用 DAC來實現(xiàn)二進制數(shù)字圖像信號到灰度電平的轉(zhuǎn)換。采用電壓幅值灰度調(diào)制法時，需要考慮電壓精度的問題。 ，使用面積控制方式，改變發(fā)光 面積的面積灰度調(diào)制法。 使用一定數(shù)目的點作為一個單元，通過控制各單元處于點亮狀態(tài)的點數(shù)，來控制不同的灰度顯示，從空間上改變液晶的顯示狀態(tài)，達到灰度等級的控制，該方法驅(qū)動電路簡單。采用面積灰度調(diào)制法時，需要考慮空間大小的問題。 計算機信息工程學(xué)院畢業(yè)設(shè)計說明書 10 ，考慮人眼的時間暫留特性，通過改變光脈沖的時間長度、次數(shù)。實現(xiàn)不同的灰度級的如 PWM（脈沖寬度調(diào)制法）、 FRC（幀速率控制調(diào)制法）。 PWM（脈沖寬度調(diào)制法）就是通過調(diào)整電壓脈沖寬度調(diào)制來實現(xiàn)灰度。 PWM調(diào)制方法是一種時間調(diào)制法，也稱 為占空比的方法，即通過控制驅(qū)動電 壓或電流脈沖中高脈沖的占空比，以實現(xiàn)灰度控制。 FRC 是將每個時間片變成了一個子幀，顯示 64 級灰度，那么就要用 64 個子幀(subframe)。我們采用下面的方法定義子幀的概念。幀頻是指 1 秒內(nèi)掃描全屏數(shù)據(jù)的次數(shù)，為了實現(xiàn) FRC，我們進一步將一幀劃分為若干個子幀。 FRC 其實就是采用相應(yīng)比特