【導(dǎo)讀】隨著社會(huì)的進(jìn)步，人們更多的關(guān)注于顯示系統(tǒng)的高清晰度、高灰度級(jí)和高還原度。十分重要的研究意義。本文設(shè)計(jì)提出和研究了一種時(shí)間和空間上的混合灰度調(diào)制的TFT-LCD顯示平臺(tái)。下的FPGA設(shè)計(jì)方法，設(shè)計(jì)了以FPGA為控制核心的TFT-LCD顯示系統(tǒng)。理模塊、FIFO控制模塊、LVDS控制模塊以及混合灰度調(diào)制算法實(shí)現(xiàn)等主要功能模塊，本文最后搭建了整個(gè)系統(tǒng)的硬件平臺(tái)，并對(duì)TFT-LCD系統(tǒng)進(jìn)行測試與驗(yàn)證。FPGA的綜合和仿真結(jié)果以及TFT-LCD的顯示效果來看，系統(tǒng)能夠正確可靠的工作，且系統(tǒng)的顯示灰度效果有一定程度提高，初步達(dá)到了預(yù)期目標(biāo)。

　　

【正文】 bit4決定 4 ***1 **** 輸入極性 0 下降沿觸發(fā)； 1 上升沿觸發(fā) 3 **** 1*** 輸出極性 0 下降沿觸發(fā)； 1 上升沿觸發(fā) 2 **** *0** 垂直同步濾波器使能 0 關(guān) 1開 1 **** **0* 0 垂直同步輸出時(shí)寬不變 1 由REG0x15確定 計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說明書 16 0x15 垂直同步時(shí)寬設(shè)置 70 0000 1010 設(shè)置垂直同步輸出時(shí)寬 0x16 Coast優(yōu)先 70 0000 0000 Coast 信號(hào)優(yōu)先于 Vsync 信號(hào) 0x17 Coast跟隨 70 0000 0000 Coast 信號(hào)優(yōu)跟隨 Vsync 信號(hào) 0x18 Coast 和 Clamp 鉗位信號(hào) 7 0*** **** Coast 源于 0 內(nèi)部 Vsync； 1 外部Coast引腳 6 *0** **** Coast信號(hào)極性 0 芯片決定； 1 由REG0x18bit5決定 5 **1* **** 0 下降沿觸發(fā)； 1 上升沿觸發(fā) 4 ***0 **** Clamp 源于 0 內(nèi)部 Vsync； 1 外部Clamp信號(hào) 3 **** 0*** 紅 Clamp 0 至地； 1至半程 2 **** *0** 綠 Clamp 0 至地； 2至半程 1 **** **0* 藍(lán) Clamp 0 至地； 3至半程 0 **** ***0 必須設(shè)為 0 0x19 clamp設(shè)置 70 0000 1000 從 Hsync 的下降沿到 clamp開始，這個(gè)期間的像素時(shí)鐘數(shù) 0x1a clamp時(shí)寬 70 0010 0000 需要 Clamp的像素時(shí)鐘個(gè)數(shù) 0x1b clamp 和offset 7 0*** **** Clamp信號(hào)極性 0 芯片決定； 1 由REG0x1Bbit6決定 6 *1** **** 0 下降沿觸發(fā)； 1 上升沿觸發(fā) 5 **0* **** 自動(dòng) offset使能 0關(guān)； 1開 43 ***1 1*** 自動(dòng) offset 頻率設(shè)定 00 每3clamps； 01 每 48clamps； 10 每192clamps； 11 每 3Vsync 20 **** *011 必須設(shè)為 011 0x1c 測試 REG0 70 1111 1111 必須全 1 0x1d SOG 控制 73 0111 1*** SOG閾 值電壓設(shè)置 2 **** *0** SOG 輸出極性 0 下降沿觸發(fā)； 1 上升沿觸發(fā) 10 **** **00 選擇 SOG 的輸出信號(hào) 00 = SOG(SOG0 or SOG1)； 01 = 原始Hsync（ Hsync0 或 1）； 10 = 重新生成的 sync。11 經(jīng)過 sync 濾波的Hsync信號(hào) 0x1e 輸入和電源控制 7 0*** **** 輸入選擇信號(hào)極性 0 芯片決定； 1 由 REG0x1Ebit6決定 6 *0** **** 0 通道 syncs0選中； 1通道 syncs1選中 5 **1* **** 0 低頻模擬信號(hào)小于 7M； 1 高頻模擬信號(hào)小于 300M 4 ***1 **** 關(guān)機(jī)模式 0 人工； 1自動(dòng) 3 **** 0*** 關(guān)機(jī)指示位 0 工作； 1關(guān)機(jī) 2 **** *0** 關(guān)機(jī)引腳極性 0 下降沿觸發(fā)； 1 上升沿觸發(fā) 1 **** **0* 0 正常關(guān)機(jī)； 1 芯片工作但所有輸出成高阻態(tài) 0 **** ***0 0 關(guān)機(jī)時(shí) SOGOUT 正常； 1 關(guān)機(jī)時(shí)SOGOUT正常 0x1f 輸出選擇 1 75 100* **** 輸出模式 100 4： 4： 2RGB； 101 4：2： 2Y CbCr； 110 4： 4： 4DDR 4 ***1 **** 主輸出使能 0 關(guān)； 1 開 計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說明書 17 3 **** 0*** 次輸出使能 0 關(guān)； 1 開 21 **** *10* 輸出驅(qū)動(dòng)強(qiáng)度設(shè)定（除 VSOUT） 00 低； 01 中； 1X高 0 **** ***0 輸出時(shí)鐘倒轉(zhuǎn) 0不倒轉(zhuǎn) ； 1 倒轉(zhuǎn) 0x20 輸出選擇 2 76 00** **** 輸出時(shí)鐘 00 原時(shí)鐘； 01 90176。相移； 10 2倍速； 11 5 **0* **** 輸出高阻 0正常輸出； 1除 SOGOUT外均高阻態(tài) 4 ***0 **** SOG 輸出高阻 0 正常輸出； 1 高阻態(tài) 3 **** 0*** field out 極性 0 低為偶場 高為奇場； 1 反之 2 **** *1** PLL Sync濾波器選擇 0 PLL 使用raw Hsync 或 SOG 輸入 ； 1 PLL 使用 raw Hsync或 SOG 輸入 1 **** **0* Sync 輸入選擇 0 使用 raw Hsync 或 SOG 輸入 ； 1 PLL 使用經(jīng)過sync濾波的 Hsync 0 **** ***1 必須設(shè)置為 1 0x21 70 0010 0000 默認(rèn)設(shè)置（必須為此設(shè)置） 0x22 70 0011 0010 默認(rèn)設(shè)置（必須為此設(shè)置） 0x23 sync 濾波窗口寬度 70 0000 1010 Sets the window of time around the regenerated Hsync leading edge (in 25 ns steps) that sync pulses are allowed to pass through. 0x24 sync 信號(hào)檢測 7 _*** **** HSYNC0 0 有； 1無 6 *_** **** HSYNC1 0 有； 1無 5 **_* **** VSYNC0 0 有； 1無 4 ***_ **** VSYNC1 0 有； 1無 3 **** _*** SOGIN0 0 有； 1無 2 **** *_** SOGIN1 0 有； 1無 1 **** **_* COAST 0 有； 1無 0 **** ***_ Clamp 0 有； 1無 0x25 sync 極性檢測 7 _*** **** HSYNC0 0 下降沿觸發(fā)； 1 上升沿觸發(fā) 6 *_** **** HSYNC1 0 下降沿觸發(fā)； 1 上升沿觸發(fā) 5 **_* **** VSYNC0 0 下降沿觸發(fā)； 1 上升沿觸發(fā) 4 ***_ **** VSYNC1 0 下降沿觸發(fā)； 1 上升沿觸發(fā) 3 **** _*** COAST 0 下降沿觸發(fā)； 1 上升沿觸發(fā) 2 **** *_** CLAMP 0 下降沿觸發(fā)； 1 上升沿觸發(fā) 1 **** **_* Hsync無關(guān)脈沖檢測 0 有； 1無 0 **** ***_ sync過濾器頻率鎖定 0 有； 1無 0x26 每幀水平同步高位 70 Hsync/Vsync的高位 0x27 每幀水平同 74 Hsync/Vsync的低位 計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說明書 18 步低位 0x28 測試寄存器 1 70 1011 1111 必須 10111111 0x29 測試寄存器 2 70 0000 0010 必須 00000010 0x2a 測試寄存器 3 70 備用 0x2b 測試寄存器 4 70 備用 0x2c offset保持 75 000* **** 必須寫入 000 4 ***0 **** 0 持續(xù)追蹤反饋結(jié)果； 1 一次追蹤反饋結(jié)果 30 **** 0000 必須全 0 0x2d 測試寄存器 5 70 1110 1000 必須 11101000 0x2e 測試寄存器 6 70 1110 0000 必須 1110 0000 0x34 SOG濾波使能 2 **** *0** 0 有； 1無 0x36 VOC調(diào)整 0 **** ***0 低頻時(shí)使用 0 關(guān)； 1開 0x3c 自動(dòng)增益 74 0000 **** 必須全 0 3 **** 0*** 自動(dòng)增益匹配保持 1 持續(xù)自動(dòng)調(diào)節(jié)； 0 一次自動(dòng)調(diào)節(jié)后保持住 20 **** *000 自動(dòng)增益匹配使能 000 關(guān)閉； 110 開啟 AD9984A 初始化設(shè)置的部分 Verilog HDL 代碼 詳見附錄。 AD9984A接口 電路 設(shè)計(jì) 本系統(tǒng)中的 AD9984A 是一種高速高精度數(shù)據(jù)采集芯片，工作電路的設(shè)計(jì)對(duì)其工作的性能有很大的影響，在電路設(shè)計(jì)中有以下注意事項(xiàng)。在 VGA 數(shù)據(jù)采集系統(tǒng)中， VGA采集接口使用標(biāo)準(zhǔn)的十五針串行 VGA 接口，電源模塊使用 的電壓供電。在布局 布線時(shí)， AD9984A 的高阻抗 RGB 模擬輸入管腳和模擬輸入的線路要盡可能短。 AD9984A 的電路連接圖如圖 42 所示： 圖 42 AD9984A電路原理圖 計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說明書 19 數(shù)據(jù)存儲(chǔ)模塊 FIFO 控制模塊 本系統(tǒng)中實(shí)現(xiàn) TFTLCD 顯示器的高灰度級(jí)彩色顯示，每一幀圖像數(shù)據(jù)都很大。如果選用尺寸為 1024*768 的顯示屏幕，每個(gè)像素通道采用 10bit 的深度，所以該系統(tǒng)選用容量大，同時(shí)存儲(chǔ)速度能夠滿足需求的 SDRAM 作為外部數(shù)據(jù)緩存器。外部緩存SDRAM 的主要作用是將外部輸入數(shù)據(jù)和處理過后的數(shù)據(jù)進(jìn)行緩存，為了解 決跨越時(shí)鐘域數(shù)據(jù)操作可能導(dǎo)致 SDRAM 工作不穩(wěn)定的問題，在前端寫數(shù)據(jù)模塊和后端讀數(shù)據(jù)模塊與 SDRAM 接口模塊中，使用 FIFO 控制模塊進(jìn)行緩沖與數(shù)據(jù)交換；為了防止數(shù)據(jù)的溢出而導(dǎo)致數(shù)據(jù)的丟失， FIFO 采用雙時(shí)鐘、雙端口異步存儲(chǔ)單元，這樣 FIFO 的讀寫時(shí)鐘之間就不一定存在相位、周期方面的約束關(guān)系。在設(shè)計(jì)時(shí)， FIFO 模塊的描述和控制可以利用 FPGA 芯片自帶的 IP 核實(shí)現(xiàn)，生成的 FIFO 模塊。 RGB 信號(hào)在 FIFO 控制模塊控制下緩存至 SDRAM 中， FIFO可以提高響應(yīng)能力 , 加強(qiáng)逼真的動(dòng)態(tài)顯示效果；隨后 RGB 信號(hào) 進(jìn)入灰度調(diào)制和數(shù)字圖像預(yù)處理模塊，處理后的 RGB 數(shù)據(jù)再通過 FIFO 控制下緩存。 圖 43 為 FIFO 控制模塊。 圖 43 FIFO控制模塊 SDRAM 模塊 電路設(shè)計(jì) 在系統(tǒng)設(shè)計(jì)中，需要使用 SDRAM 緩存一幀的圖像數(shù)據(jù) 。 所有輸入信號(hào)和輸出信號(hào)都是在時(shí)鐘信號(hào)的上升沿觸發(fā)的同步接口方式， SDRAM 數(shù)據(jù)路徑內(nèi)部流水線 可以 達(dá)到非常高的帶寬。 FPGA 核心控制器和 SDRAM 電路連接原理圖如圖 44 所示。 計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說明書 20 圖 44 SDRAM硬件電路 其中，幾個(gè)重要的引腳有： CKE 為時(shí)鐘使能信號(hào)， BA0、 BA1 為 Bank 地址的輸入控制腳， A0~A12 為地址線引腳， DQ0～ DQ15 為數(shù)據(jù)的輸入和輸出引腳。 CS是片選信號(hào)，可以使能很多輸入信號(hào)， RAS、 CAS、 WE分別為行地址選通，列地址選通以及寫使能信號(hào)。 LVDS 接口電路設(shè)計(jì) 將 LVDS 技術(shù)應(yīng)用到數(shù)字圖像傳輸系統(tǒng)中，通過合理的方案設(shè)計(jì)使系統(tǒng)能滿足圖像數(shù)據(jù)實(shí)時(shí)、穩(wěn)定、高速傳輸?shù)囊?。?dāng) 30 位 RGB 數(shù)字信號(hào)在 FPGA 中處理完過后，和 4bit 的時(shí)序控制信號(hào)數(shù)據(jù)一起通過差分信號(hào)編碼器，轉(zhuǎn)換成 LVDS 串行數(shù)據(jù) TA， TB，TC， TD， TCLK，然后通過 LVDS 信號(hào) 接口傳送至液晶顯示屏，液晶顯示屏內(nèi)部電路從傳送的 LVDS 數(shù)據(jù)中提取像素時(shí)鐘信號(hào)和有效數(shù)據(jù)允許信號(hào)，控制每個(gè)像素點(diǎn)在TFTLCD 上的顯示。 LVDS 模塊電路原理圖如圖 45 所示。 計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說明書 21 圖 45 LVDS 模塊電路原理圖 系統(tǒng)電路設(shè)計(jì) 圖 46 電源管理硬件電路 本系統(tǒng)中共使用到三種電源，系統(tǒng)輸入電壓為 5V， AD9984A 的供電電壓為 ，型號(hào)為 EP1C6Q240C8 的 FPGA 的供電電壓為 和 ，所以共需要 5V、 和 [13]。 硬件電路 本課題使用型號(hào)為 EP1C6Q240C8 的 FPGA 實(shí)現(xiàn) TFT_LCD 顯示系統(tǒng)的核心控制。FPGA 的硬件電路包括各個(gè)功能性管腳的配置電路模塊，本課題中用于 AD9984A 采集后的圖像或視頻 RGB 數(shù)據(jù)輸入管腳、與 SDRAM 進(jìn)行數(shù)據(jù)讀寫的數(shù)據(jù)和控制管腳、經(jīng)計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說明書 22 過 FPGA 處理結(jié)束后的 LVDS 數(shù)據(jù)輸出至 TFT_LCD 的管腳以及部分外圍擴(kuò)展接口的管腳。除此之外，比較重要的電路模塊有 JTAG 配置電路和時(shí)鐘控制電路。 (1) JTAG 配置電路 通過 JTAG接口，利用 Quartus II 軟件可以直接對(duì) FPGA 進(jìn)行單獨(dú)的硬件重新配置，主要用于芯片測試。 Altera FPGA 基本上都可以支持由 JTAG命令來配置 FPGA的方式，而且 JTAG 配置方式比任何一種其他配置方式