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正文內(nèi)容

fpga設(shè)計(jì)優(yōu)化及方案改進(jìn)(編輯修改稿)

2025-04-13 02:02 本頁面
 

【文章內(nèi)容簡介】  (2)寄存器配平(Register Balancing)  寄存器配平是通過配平寄存器之間的組合延時(shí)邏輯塊來實(shí)現(xiàn)速度優(yōu)化,兩個(gè)組合邏輯塊延時(shí)差別過大,導(dǎo)致設(shè)計(jì)總體工作頻率Fmax取決于T1,即最大的延時(shí)模塊,從而使設(shè)計(jì)整體性能受限。通過對(duì)圖7設(shè)計(jì)進(jìn)行改進(jìn),將延時(shí)較大的組合邏輯1的部分邏輯轉(zhuǎn)移到組合邏輯2中,成為圖8結(jié)構(gòu),以減小延時(shí)T1,使t1t2,且滿足T1+T2=t1+t2。寄存器配平后的圖8結(jié)構(gòu)中Fmax1/t11/T1,從而提高了設(shè)計(jì)速度。  (3)關(guān)鍵路徑法  關(guān)鍵路徑是指設(shè)
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