【正文】 END a。 C=led(4)。 輸出到 數(shù)碼管 原理圖如圖 34 所示： 圖 34 輸出到二極管原理圖 具體程序語言如下： library ieee。 sel: out std_logic _ vector(2 downto 0))。 when001001010101=y0=0101。y2=0010。y1=0000。 when000000000100=y0=0100。 use 。 。 when00000101=bcd=000000000101。 關(guān)鍵詞： 二 十進(jìn)制轉(zhuǎn)換器， BCD 碼， quartus， VHDL。 此處要介紹的是八位二進(jìn)制轉(zhuǎn) BCD 碼的硬件實(shí)現(xiàn)，采用左移加 3 的算法，具體描述如下： (1)、左移要轉(zhuǎn)換的二進(jìn)制碼 1 位 (2)、左移之后， BCD 碼分別置于百位、十位、個(gè)位 (3)、如果移位后所在的 BCD 碼列大于或等于 5，則對該值加 3 (4)、繼續(xù)左移的過程直至全部移位完成 舉例：將 八位二 進(jìn)制碼 11111111 轉(zhuǎn)換成 BCD 碼 ，其真值表如表 11 所示 表 11 八位二 進(jìn)制碼 11111111 轉(zhuǎn)換成 BCD 碼 真值表 動(dòng)作 十進(jìn)制數(shù) 二進(jìn)制數(shù) 百位 十位 個(gè)位 開始 1 1 1 1 1 1 1 1 轉(zhuǎn)換 1 1 1 1 1 1 1 1 1 轉(zhuǎn)換 2 1 1 1 1 1 1 1 1 轉(zhuǎn)換 3 1 1 1 1 1 1 1 1 加 3 1 0 1 0 1 1 1 1 1 轉(zhuǎn)換 4 1 0 1 0 1 1 1 1 1 加 3 1 1 0 0 0 1 1 1 1 轉(zhuǎn)換 5 1 1 0 0 0 1 1 1 1 轉(zhuǎn)換 6 1 1 0 0 0 1 1 1 1 加 3 1 0 0 1 0 0 1 1 1 1 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 3 轉(zhuǎn)換 7 1 0 0 1 0 0 1 1 1 1 加 3 1 0 0 1 0 1 0 1 0 1 轉(zhuǎn)換 8 1 0 0 1 0 1 0 1 0 1 BCD 2 5 5 2 設(shè)計(jì)思路 本次設(shè)計(jì)并沒有用到左移的原理進(jìn)行操作，直接對輸出芯片的輸出進(jìn)行定義，雖然較為繁瑣，但是原理卻簡單，所以才用此種方法，具體原理如下： 2 進(jìn)制 10 進(jìn)制（ BCD 碼）的轉(zhuǎn)換可以通過一個(gè)芯片實(shí)現(xiàn)，即輸入的八位二進(jìn)制碼通過編程輸出十進(jìn)制碼，八位二進(jìn)制能表示的最大的數(shù)為 “255”，即輸出的十進(jìn)制為三位數(shù)，此時(shí)輸出的 BCD 碼就要有 12 位，每四位代表一個(gè)數(shù)，此時(shí)可再利用一個(gè)芯片把輸出的 12位數(shù)重新分配到三個(gè)輸出管腳中，每個(gè)管腳代表一位數(shù) ，時(shí)鐘信號每輸變一次，輸出數(shù)字的位也會(huì)變一次，即個(gè)、十、百位分別輸出，同時(shí)芯片的 selout 輸出端輸出時(shí)鐘信號的數(shù)字到下一個(gè)芯片的接收端，通過編程實(shí)現(xiàn) 000 對應(yīng) 110,001 對應(yīng) 101,010 對應(yīng) 011，即輸出0 的位置可以表示數(shù)碼管中所顯示數(shù)字的位， 然后再通過芯片輸出到七段數(shù)碼管進(jìn)行顯示，具體流程圖如圖 21 所示： 圖 21 設(shè)計(jì)總流程圖 開始 輸入二進(jìn)制碼 二進(jìn)制碼到十進(jìn)制碼的轉(zhuǎn)換 對輸出的十進(jìn)制進(jìn)行分位 輸出到發(fā)光二極管顯示 結(jié)束 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 4 3 設(shè)計(jì)程序 二 十進(jìn)制 轉(zhuǎn)換 原理圖如圖 31 所示： 圖 31 二進(jìn)制到十進(jìn)制轉(zhuǎn)換原理圖 具體程序語言如下： library ieee。 when00001010=bcd=000000010000 。 when11111100=bcd=001001010010。y1=0000。y2=0000。 when001001000110=y0=0110。y1=0101。y2=0000。event and clk2=39。 B:OUT std_logic。 DP=39。 剛拿到本次課程設(shè)計(jì)的題目時(shí)，感覺應(yīng)該挺簡單的， 2— 10 進(jìn)制的轉(zhuǎn)化應(yīng)該用一些芯片就可以解決了，但是當(dāng)我真正的深入進(jìn)去做的時(shí)候發(fā)現(xiàn)還是有很大的問題的，在 quartus環(huán)境下一些芯片并沒有那么好實(shí)現(xiàn)，只能每個(gè)過程每個(gè)過程的進(jìn)行編程，在此又遇到另一個(gè)問題那就是在 quartus 環(huán)境下只有兩種語言可以 使用，即 verilog 和 VHDL，但是這兩種語言對我來說也是全新的，以前從來沒有用到過的語言，所以又得從新學(xué)起，又是各種資料滿天飛，經(jīng)過一段時(shí)間之后也算終于初步了解了這門語言，雖然編程起來還是會(huì)有困難，武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 14 但是總也算磕磕絆絆的編了出來，當(dāng)我把所有的程序都編完 的時(shí)候心里非常高興，以為終于可以告一段落了，但是后來編譯的時(shí)候發(fā)現(xiàn)還是有很多錯(cuò)誤，然后又經(jīng)歷了漫長而且痛苦的改程序的過程，在不知道改了多少次之后程序終于算是改正確了，然后編譯完成，程序完全正確，心里的石頭終于算是落下來了，當(dāng)時(shí)的心情真是相當(dāng)舒暢，說明經(jīng)過自己 的努力后完成的事情還是很值得驕傲的。 use 。 DP:OUT std_logic )。 case count is when000=daout=y0。 use ieee 。y1=0101。 when001001001000=y0=1000。y2=0000。y1=0000。 end case。 when01100100=bcd=000100000000。 architecture fun of bin2bcd is begin