2進(jìn)制-10進(jìn)制(bcd碼)數(shù)碼轉(zhuǎn)換器設(shè)計(jì)(參考版)
2024-09-05 17:47本頁面
【正文】 在課程設(shè)計(jì)過程中，很多次都想著放棄，直接在網(wǎng)上找個(gè)抄得了，但是最后都沒有讓自己放縱，事實(shí)證明最終也作出來了，這讓我對(duì)以后人生的路也更加有信心了，讓我明白了沒 有什么事情是做不成的，只要自己肯努力什么事情都能做的成，什么事情都能完滿的完成 總的來說，這次課程設(shè)計(jì)對(duì)我的幫助是相當(dāng)大的，不僅僅是在知識(shí)上和技術(shù)上，在思想層面也是一種提升，希望學(xué)校以后多開展類似的活動(dòng)，讓同學(xué)們多一些鍛煉，而不是僅僅停留在紙面上。 剛拿到本次課程設(shè)計(jì)的題目時(shí)，感覺應(yīng)該挺簡單的， 2— 10 進(jìn)制的轉(zhuǎn)化應(yīng)該用一些芯片就可以解決了，但是當(dāng)我真正的深入進(jìn)去做的時(shí)候發(fā)現(xiàn)還是有很大的問題的，在 quartus環(huán)境下一些芯片并沒有那么好實(shí)現(xiàn)，只能每個(gè)過程每個(gè)過程的進(jìn)行編程，在此又遇到另一個(gè)問題那就是在 quartus 環(huán)境下只有兩種語言可以 使用，即 verilog 和 VHDL，但是這兩種語言對(duì)我來說也是全新的，以前從來沒有用到過的語言，所以又得從新學(xué)起，又是各種資料滿天飛，經(jīng)過一段時(shí)間之后也算終于初步了解了這門語言，雖然編程起來還是會(huì)有困難，武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 14 但是總也算磕磕絆絆的編了出來，當(dāng)我把所有的程序都編完 的時(shí)候心里非常高興，以為終于可以告一段落了，但是后來編譯的時(shí)候發(fā)現(xiàn)還是有很多錯(cuò)誤，然后又經(jīng)歷了漫長而且痛苦的改程序的過程，在不知道改了多少次之后程序終于算是改正確了，然后編譯完成，程序完全正確，心里的石頭終于算是落下來了，當(dāng)時(shí)的心情真是相當(dāng)舒暢，說明經(jīng)過自己 的努力后完成的事情還是很值得驕傲的。 5 小結(jié)與體會(huì) 經(jīng)過一個(gè)星期的努力終于把整個(gè) 課程設(shè)計(jì)給全部完成了， 途中經(jīng)歷了各種艱辛，也出現(xiàn)了各種錯(cuò)誤，在自己的努力和同學(xué)的幫助下也一一克服，更加明白了一個(gè)道理，那就是要想做好一件事情，必須真正的付出才行。 整個(gè)設(shè)計(jì)完成。 ARCHITECTURE a OF decode3_8 IS BEGIN Q=11111110when sel=0 else 11111101when sel=1 else 11111011when sel=2 else 11111111。 Q :OUT std_logic_vector(7 downto 0) )。 use 。 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 11 顯示位數(shù) 原理圖如圖 35 所示： 圖 35 顯示位數(shù)原理圖 具體程序語言如下： LIBRARY ieee。 led=1111110 when num=0000else 0110000 when num=0001else 1101101 when num=0010else 1111001 when num=0011else 0110011 when num=0100else 1011011 when num=0101else 1011111 when num=0101else 1110000 when num=0111else 1111111 when num=1000else 1111011 when num=1001else 1110111 when num=1010else 0011111 when num=1011else 1001110 when num=1100else 0111101 when num=1101else 1001111 when num=1110else 1000111 when num=1111。 DP=39。 F=led(1)。 D=led(3)。 B=led(5)。 ARCHITECTURE fun OF DELED IS signal led:std_logic_vector(6 downto 0)。 DP:OUT std_logic )。 F:OUT std_logic。 D:OUT std_logic。 B:OUT std_logic。 entity deled is port(num:IN std_logic_vector(3 downto 0)。 use 。 end case end process end fun。 when010=daout=y2。 case count is when000=daout=y0。 end if。)then if(count=010)then count=000。event and clk2=39。 begin sel=count。 end。 daout:out std_logic _ ector(3 downto 0)。 entity seltime is port( clk2: std_log
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