【正文】 基于 FPGA 的函數(shù)發(fā)生器設(shè)計 13 圖 47 輸出波形仿真 CASE sel IS WHEN000=q=d0。 a=1,輸出一個波形周期內(nèi)的高電平 ELSE q=0。 END IF。EVENT AND clk=39。 連續(xù)的輸出便成了觀測到的方波波形 。 正弦波模塊 正弦波模塊由三個部分組成： 6 位地址發(fā)生器、正弦信號數(shù)據(jù) ROM 和原理圖頂層設(shè)計 文件 。 END IF。039。 VARIABLE a: STD_LOGIC。 END IF。139。 THEN tmp:=00000000。 圖 431 三角波框圖 圖 432 三角波模塊仿真圖 三角波波形是對稱的，每 邊呈線形變化，所以可以根據(jù) 數(shù)據(jù)做簡單運(yùn)算，就可以得到三角波 。 THEN檢測時鐘上升沿 IF tmp=00000000 THEN tmp:=11111111。 從仿真波形圖也能看出這種變化規(guī)律。 END IF。039。整個系統(tǒng)設(shè)計的核心就是 FPGA 部分。此種方案可以同時輸出多路波形，但是需要路 D/A 轉(zhuǎn)化器，外圍電路復(fù)雜， 制作成本較高 而且控制復(fù)雜 。此方案， 電路復(fù)雜，干擾因素多，不易實現(xiàn)。 關(guān)鍵字 FPGA VHDL 函數(shù)發(fā)生器 基于 FPGA 的函數(shù)發(fā)生器設(shè)計 1 1 題目分析 要求設(shè)計一個 函數(shù)發(fā)生器 ，該 函數(shù)發(fā)生 器 能夠產(chǎn)生遞增斜波、遞減斜波、方波、三角波、正弦波、及階梯波，并且可以通過選擇開關(guān)選擇相應(yīng)的波形輸出 ； 系統(tǒng)具有復(fù)位 的功能； 通過按鍵確定輸出的波形及確定是否輸出波形。 基本要求 ： 掌握 FPGA 的程序設(shè)計方法。 信號發(fā)生器 在我們的日常中有很重要的應(yīng)用，用 VHDL 語言去 實現(xiàn)設(shè)計 將會使 我 們對本 學(xué)科 知識可以更好地掌握 。此方案輸出的波形不夠穩(wěn)定，抗干擾能力弱，不易調(diào)節(jié) ，而且達(dá)不到題目要求的六種波形 。 此種方案 完全可以生成設(shè)計要求的 6 種波形 ，而且通過軟件仿真可以直觀的觀測的輸出的波形 參數(shù) ，方便調(diào)試和更改波形參數(shù) ，外圍電路簡單，減少器件損耗，精度高。 基于 FPGA 的函數(shù)發(fā)生器設(shè)計 3 方案三：采用數(shù)據(jù)分配器方式 此種方案利用數(shù)據(jù)分配器的功能，通過控制開關(guān)選擇相應(yīng)的函數(shù)發(fā)生器模塊，使之產(chǎn)生相應(yīng)的波形輸出，并通過數(shù)據(jù)分配器的使能復(fù)位控制決定是否輸出波形，此種方案和方案二很相似 ，也能夠?qū)崿F(xiàn)設(shè)計的功能 也具有方案二的優(yōu)點 ， 。 從仿真波形圖也能看出這種變化規(guī)律。 THEN 基于 FPGA 的函數(shù)發(fā)生器設(shè)計 6 IF tmp=11111111 THEN tmp:=00000000。 圖 421 遞減斜波框圖 圖 422 遞減斜波模塊仿真圖 程序設(shè)計的 是復(fù)位信號為 0 時輸出為 0，無對應(yīng)的波形產(chǎn)生。復(fù)位信號置最大值 ELSIF clk39。 END PROCESS。 VARIABLE a: STD_LOGIC。039。039。 階梯波 模塊 基于 FPGA 的函數(shù)發(fā)生器設(shè)計 9 階梯波 ladder 的 VHDL 程序如附錄所示，其中 clk 是輸入時鐘端口， reset 為輸入復(fù)位端口， q 為八位二進(jìn)制輸出端口。EVENT AND clk=39。 ELSE tmp:=tmp+16。 q=tmp。正弦波的頻 6 位地址 發(fā)生器 （ 6 位計數(shù)器 ） 正弦波 形數(shù)據(jù)存儲 R O M 原理圖頂層設(shè)計 s in . b d f 8 位波形數(shù)據(jù)輸出 基于 FPGA 的函數(shù)發(fā)生器設(shè)計 11 率取決于讀取數(shù)據(jù)的速度。 THEN a=39。 a=NOT a。 THEN IF a=39。 END behave。正弦波形輸出 ， 十進(jìn)制 4 WHEN101=q=d5。 （ 6） 第六次 sel的值設(shè)為 5，其輸出的波形是方波，從圖中仿真的結(jié)果可以看出，輸出的波形變化規(guī)律是按方波規(guī)律周期性變化的。 USE 。 THEN tmp:= 00000000。 q=tmp。 END dcrs。 THEN檢測時鐘上升沿 IF tmp=00000000 THEN tmp:=11111111。 USE 。039。 置最大值 a:=39。遞減運(yùn)算 END IF。 基于 FPGA 的函數(shù)發(fā)生器設(shè)計 21 USE 。 THEN tmp:=00000000。 計數(shù)到最大清零 a:=39。循環(huán)計數(shù) END IF。 USE 。 intended_device_family : STRING。 width_a : NATURAL。 END SYN。 architecture bhv of t is begin process(clk,clr) variable cqi:std_logic_vector(5 downto 0)。139。 USE 。 THEN a=39。 a=NOT a。 THEN IF a=39。 END behave。遞增波形輸出 WHEN001=q=d1。 END behave。三角波形輸出 WHEN011=q=d3。 USE 。 THEN q=255。 END IF。 ELSIF clk39。 q:OUT INTEGER RANGE 0 TO 255)。 計數(shù) end if。039。 use 。 PORT ( clock0 : IN STD_LOGIC 。 lpm_type : STRING。 inclock : IN STD_LOGIC 。 q=tmp。 ELSE tmp:=tmp+16。EVENT AND clk=39。 q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END IF。 ELSE 不是最大值時遞增 tmp:=tmp+1。復(fù)位信號為 0，置最小值 ELSIF clk39。 ENTITY delta IS PORT(clk,reset:IN STD_LOGIC。遞減運(yùn)算 END IF。 BEGIN IF reset=39。 END behave。EVENT AND clk=39。 ENTITY icrs IS PORT(clk,reset: IN STD_LOGIC。在 VHDL 語言的編寫中按照 語言描述規(guī)范 ，實現(xiàn)了幾種波形的軟件設(shè)計和具體邏輯元件結(jié)構(gòu)的硬件映射。 基于 FPGA 的函數(shù)發(fā)生器設(shè)計 14 5 系統(tǒng)聯(lián)調(diào) 測試分析 通過以上各個模塊的細(xì)化和分析，最終在 Quartus ‖ 中完成了整個系統(tǒng)的聯(lián)合調(diào)試， 并通過嵌入式邏輯分析的方法回讀輸出信號的波形符 合設(shè)計的要求 。該模塊可以根據(jù)外部開關(guān)的狀態(tài)選擇相應(yīng)的波形輸出。 THEN q=255。 END IF。 ELSIF clk39。 圖 46 方波模塊仿真圖 方波模塊 的設(shè)計 是當(dāng)內(nèi)部計數(shù) t 達(dá)到 64 時 ，根據(jù)輸出標(biāo)志 a 的數(shù)值輸出對應(yīng)的數(shù)值，當(dāng) a=0 輸出 0，也即是方波周期中的低電平 ，當(dāng) a=1，輸 出 255，也即是方波周期中的高電平 。