【正文】 .................................................... 12 一、 VHDL 文字規(guī)則 ................................................................................. 14 二、 VHDL 數(shù)據(jù)對(duì)象 ................................................................................. 14 三、 VHDL 數(shù)據(jù)類型 ................................................................................. 15 四、 VHDL 順序語(yǔ)句 ................................................................................. 15 V 五、 VHDL 并行語(yǔ)句 ................................................................................. 15 第三節(jié) 本章小結(jié) ................................................................................................ 16 第四章 系統(tǒng)設(shè)計(jì)與仿真 ............................................................................................ 17 第一節(jié) 系統(tǒng)介紹 ................................................................................................ 17 一、設(shè)計(jì)任務(wù) .............................................................................................. 17 二、設(shè)計(jì)要求 .............................................................................................. 17 第二節(jié) 系統(tǒng)設(shè)計(jì)仿真 ........................................................................................ 18 一、頂層框圖的設(shè)計(jì) .................................................................................. 18 二、時(shí)序狀態(tài)圖的設(shè)計(jì) .............................................................................. 19 三、工程設(shè)計(jì)流程框圖： .......................................................................... 20 第三節(jié) 各個(gè)模塊的設(shè)計(jì)與仿真 ........................................................................ 20 一、 模塊設(shè)計(jì) ............................................................................................ 20 二、 control 模塊設(shè)計(jì) ................................................................................. 21 三、 daojishi 模塊設(shè)計(jì) ................................................................................ 22 四、 Main 模塊設(shè)計(jì) .................................................................................... 23 五、碼模塊設(shè)計(jì) .......................................................................................... 24 六、譯碼顯示模塊設(shè)計(jì) .............................................................................. 25 七、頂層文件設(shè)計(jì) ...................................................................................... 25 八、實(shí)現(xiàn)平臺(tái) .............................................................................................. 26 第四節(jié) 本章小結(jié) ................................................................................................ 27 第五章 結(jié)論與展望 .................................................................................................... 28 第一節(jié) 結(jié) 論 ...................................................................................................... 28 第二節(jié) 展 望 ...................................................................................................... 28 致 謝 ............................................................................................................................ 30 參考文獻(xiàn) ...................................................................................................................... 31 附錄 ...................................................................................................................... 32 一、英文原文 ...................................................................................................... 32 二、英文翻譯 ...................................................................................................... 40 三、程序代碼 ...................................................................................................... 47 1 前 言 當(dāng)今社會(huì)是數(shù)字化的社會(huì) ， 是數(shù)字集成電路廣泛應(yīng)用的社會(huì)。 基于 EDA 技術(shù)的現(xiàn)場(chǎng)可編程門陣列 (FPGA)電路 ， 提出現(xiàn)場(chǎng)可編程門陣列 (FPGA)是近年來(lái)迅速發(fā)展的大規(guī)?？删幊虒Ｓ眉呻娐?ASIC)， 在數(shù)字系統(tǒng)設(shè)計(jì)和控制電路中越來(lái)越受到重視。在長(zhǎng)達(dá)十年的戰(zhàn)爭(zhēng)中，美軍共死亡五萬(wàn)人，這個(gè)數(shù)字相當(dāng)于 20 世紀(jì) 70 年代美國(guó)一年的交通事故死亡人數(shù)。 ③交通問(wèn)題引起的空氣污染和噪聲污染日益加劇，汽車尾氣排放以及噪聲都是嚴(yán)重的環(huán)境污染源。所研究的核心問(wèn)題是針對(duì)日益嚴(yán)重的交通需求以及交通資源壓力，采用信息技術(shù)、通信技術(shù)、計(jì)算機(jī)技術(shù)等，對(duì)傳統(tǒng)的交通運(yùn)輸系統(tǒng)進(jìn)行深入的改造，以提高系統(tǒng)資源的使用效率和提升交通企業(yè)的服務(wù)和管理水平。相對(duì)于 ASIC 設(shè)計(jì)開發(fā)， FPGA 的設(shè)計(jì)開發(fā)周期短，定制成本低， FPGA 設(shè)計(jì)流程避免了復(fù)雜又耗時(shí)的布局和布線、時(shí)序分析、掩模以及項(xiàng)目的 respin 等階段，這是因?yàn)樵O(shè)計(jì)邏輯已經(jīng)被綜合到特定的，經(jīng)過(guò)驗(yàn)證的 FPGA 器件上來(lái)。 第二節(jié) 國(guó)內(nèi)外研究發(fā)展概述 一、智能交通系統(tǒng)的發(fā)展歷史與現(xiàn)狀 智能交通系統(tǒng)是將先進(jìn)的計(jì)算機(jī)處理技術(shù)、信息技術(shù)、數(shù)據(jù)通信傳輸技術(shù)、自動(dòng)控制技術(shù)、人工智能及電子技術(shù)等有效地綜合運(yùn)用于交通運(yùn)輸管理體系統(tǒng)中，建立一種在大范圍內(nèi)、全方位發(fā)揮作用的準(zhǔn)時(shí)、準(zhǔn)確、高效的交道運(yùn)輸管理體系。智能交通系統(tǒng)是將信息處理、通訊、計(jì)算機(jī)和電子技術(shù)集成到一起的一項(xiàng)新技術(shù)領(lǐng)域。與美國(guó)不同的是，日 本對(duì)于智能交通系統(tǒng)的研究更加側(cè)重于城市交通管理和交通信息系統(tǒng)，取得了很多重要成就，比如都市交通監(jiān)控與智能交通信號(hào)控制、高速公路監(jiān)控系統(tǒng)、實(shí)用城市停車系統(tǒng)、出行信息系統(tǒng)、車輛導(dǎo)航系統(tǒng)、車輛定位系統(tǒng)、公共汽車定位與到站預(yù)報(bào)系統(tǒng)、電子收費(fèi)系統(tǒng)、隧道監(jiān)視及事故檢測(cè)系統(tǒng)、數(shù)字地圖系統(tǒng)等等。 這一階 段的產(chǎn)品主要有 PAL(可編程陣列邏輯 )和 GAL(通用陣列邏輯 )。 為了彌補(bǔ)這一缺陷，上世紀(jì)八十年代中期， Xilinx 和 Altera 分別推出了類似于 PAL 結(jié)構(gòu)的擴(kuò)展型 CPLD(Complex Programmab1e Logic Dvice)和與標(biāo)準(zhǔn)門 陣列類似的 FPGA(Field Programmable Gate Array)，它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點(diǎn)。 隨著國(guó)家的重視，目前國(guó)內(nèi)研究和開發(fā) FPGA 的機(jī)構(gòu)逐漸增多，包括學(xué)校、科研院所及公司，但真正在市場(chǎng)上能夠賣的產(chǎn)品并不多。然后回顧了國(guó)內(nèi)外智能交通系統(tǒng)與可編程邏輯器件的發(fā)展歷史與現(xiàn)狀，并對(duì)本文做了安排，給讀者一個(gè)清晰的論文框架。它可以替代幾十甚至上百塊通用 IC 芯片。 FPGA 設(shè)計(jì)的最基本流程包括 :設(shè)計(jì)輸入、編寫 VHDL 語(yǔ)言和仿真、綜合及時(shí)序分析、實(shí)現(xiàn)、加載配置和調(diào)試。 Quartus II 提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；芯片（電路）平面布局連線編輯。實(shí)現(xiàn)之后 ,有的清況下需要進(jìn)行后仿真 (也可以叫做功能仿真 ),具體驗(yàn)證實(shí)現(xiàn)后的邏輯是否正確 ,延時(shí)會(huì)不會(huì)導(dǎo)致功能錯(cuò)誤等等。 三、系統(tǒng)級(jí)應(yīng)用 系統(tǒng)級(jí)的應(yīng)用是 FPGA 與傳統(tǒng)的計(jì)算機(jī)技術(shù)結(jié)合，實(shí)現(xiàn)一種 FPGA 版的計(jì)算 11 機(jī)系統(tǒng)如用 Xilinx V4， V5 系列的 FPGA，實(shí)現(xiàn)內(nèi)嵌 POWER PC CPU， 然后再配合各種外圍功能，這個(gè)平臺(tái)上跑 LINIX 等系統(tǒng)這個(gè)系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口了，這對(duì)于快速構(gòu)成 FPGA 大型系統(tǒng)來(lái)講是很有幫助的。 Input vector name:IN STD_LOGIC_VECTOR( high DOWNTO low)。一個(gè)實(shí)體通常有一個(gè)或多個(gè)端口，端口類似于原理圖部件符合上的管腳。以例化語(yǔ)句為特征的外部元件端口間的連接。但是也要注意在使用庫(kù)之前，一定要進(jìn)行庫(kù)說(shuō)明，庫(kù)的說(shuō)明總是放在設(shè)計(jì)單元的前面。變量：用于對(duì)暫時(shí)數(shù)據(jù)的局部?jī)?chǔ)存，變量值是在進(jìn)程內(nèi) 部是可實(shí)現(xiàn)的，沒(méi)有物理意義。流程控制語(yǔ)句共有五種： IF 語(yǔ)句、 CASE 語(yǔ)句、 LOOP 語(yǔ)句、 NEXT 語(yǔ)句、 EXIT 語(yǔ)句。 ④ CSAE 語(yǔ)句執(zhí)行中必須選中且只能選中所列條件語(yǔ)句中的一條。 一、設(shè)計(jì)任務(wù) 在一 個(gè)十字路口，我們?cè)O(shè)計(jì)一個(gè)交通燈控制器，分別安置在東南西北的各個(gè)方向。其余的狀態(tài)不顯示倒計(jì)時(shí)，到黃燈的時(shí)候只是閃爍。139。 二、 control 模塊設(shè)計(jì) control 模塊可根據(jù) clk 的脈沖信號(hào)輸出 S 的值，下層模塊根據(jù) S 的值來(lái)決定紅綠燈的狀態(tài) [13]。039。139。 loadat=39。 control 模塊程序仿真結(jié)果如圖 所示 : 圖 control 模塊程序仿真結(jié)果圖 在 control 模塊程序仿真結(jié)果圖中，只有一個(gè)輸入信號(hào) clk，它是一個(gè)頻率為 22 1hz 的時(shí)鐘脈沖信號(hào)，輸出信號(hào)有 3 個(gè)分別是 s、 at、 bt。 else countbt=countbt1。 lrgy:out