【正文】 std_logic_vector(7 downto 0))。 when 101 = b:=00010100。 lrgy 為輸出信號，代表整個紅綠燈的亮和滅的情況，燈的排序從高位到低位排列，方向上是先東西方向，后南北方向。 25 六、譯碼顯示模塊設計 譯碼顯示模塊將上一個模塊輸出四個一位數(shù)譯碼成相對應的七位數(shù)碼管段碼，完成倒計時的譯碼和顯示。然后將各個模塊用具有電氣性質(zhì)的導線連接起來，這樣原理圖文件就建好了。at， bt 分別是東西方向和南北方向的倒計時初值。我們只舉其中一個為例子： clk 為倒計時的時鐘脈沖，當 loadat 為高電平時，將 atin 傳遞給 atout，clk 的上升沿每 來一次， atout 減一次。它是基于 的，采用 全銅 SRAM 工藝、 TQFP 封裝，有 5980 個邏輯單元， 2 個鎖相環(huán)， 20 個 M4K RAM 塊，其中每個 RAM 為 4kbit，可以另加一位奇偶校驗位。將一個倒計時分解成兩個一位數(shù)，例如將 54 分解成 5 和 4。接下來， main 模塊直接接受 s 的值來輸出相應的紅綠燈亮滅狀態(tài)。在建立一個 .vwf波形文件，保存并仿真 [15]。圖中，輸出信號的值隨著輸入信號的變化而相應的變化。從圖中我們可以看出 S 的狀態(tài)從“ 000”到“ 101” ，共六個狀態(tài)，每一個狀態(tài)都對應相應的紅綠燈亮滅的狀態(tài)，仿真結(jié)果完全正確，符合預期。 end case。 architecture a of main is begin process(s) variable b:std_logic_vector(7 downto 0)。 在 btdaojishi 模塊程序仿真結(jié)果圖中， clk 為 1hz 的輸入信號， loadbt 為 bt 23 計數(shù)器的裝載信號，當 loadbt 為高電平時，將輸入信號 btin 的值裝載到計數(shù)器中，開始執(zhí)行減一操作，每接受一次 clk，執(zhí)行一次，并將結(jié)果輸出。在每次給 at， bt 賦值時，都會使另一個輸出信號 loadat， loadbt 變成高電平，從而可以觸發(fā)下一模塊的裝載。 elsif t=125 then s=101。 elsif t=65 then s=011。 at=80。利用以下程序進行各個燈的狀態(tài)控制： if clk39。 q:=0。狀態(tài)表如表 41 所示： 18 表 41 交通燈狀態(tài)轉(zhuǎn)換表 狀態(tài) S0 S1 S2 S3 S4 S5 東 西 方 向 紅 紅 紅 紅 左轉(zhuǎn) 綠 黃 亮 燈 15 45 5 15 45 5 南 北 方 向 紅 左轉(zhuǎn) 綠 黃 紅 紅 紅 亮燈 15 45 5 15 45 5 交通燈狀態(tài)轉(zhuǎn)換如圖 所示： 南北左轉(zhuǎn)燈1s東西紅燈時南北綠燈45s南北黃燈5s南北紅燈東西左轉(zhuǎn)燈15s南北紅燈時東西綠燈45s東西黃燈5s東西紅燈 圖 交通信號燈狀態(tài)轉(zhuǎn)換圖 第二節(jié) 系統(tǒng)設計仿真 對于交通燈控制器，可基于 Quartus II 軟件，采用層次化混 合輸入方式進行設計，即頂層采用原理圖設計，底層采用 VHDL 語言設計。這樣我們要求南北方向的交通燈亮成紅色的時候，表示東西方向的車輛可以直行和左轉(zhuǎn)。更嚴格的說，并行語句在執(zhí)行順序的地位上是平等的，在執(zhí)行順序與書寫的順序無關。在用 VHDL 語言進行邏輯設計時，有些操作室根據(jù)某表達式的值 來進行的，這時常常會用到 case 語句。信號是描述硬件系統(tǒng)的基本數(shù)據(jù)對象，代表連接線， Port 15 也是一種信號。數(shù)值型文字主要整數(shù)（十進制），實數(shù)（十進制，小數(shù) 點），數(shù)制（進制基數(shù) 數(shù)值 指數(shù)，各部全為十進制）同時指數(shù)為零可以省略，物理數(shù)字。并且每 14 個結(jié)構體對應的實體不 同的結(jié)構和算法實現(xiàn)方案，其間的各結(jié)構體的位置是平等的。 VHDL 要求只有相同的數(shù)據(jù)類型的端口信號和操作數(shù)才能相 13 互作用。 END entity name。 12 第三章 VHDL 硬件描述語言 第一節(jié) VHDL 程序基本結(jié)構 在一個比較完整的 VHDL 程序基本上包括五部分：實體、配置、結(jié)構體、庫和程序包 [9]。如果期間出現(xiàn)了問題 ,可以使用邏輯分析儀、在線邏輯分析儀或者示波器等工具進行調(diào)試 。 三、綜合及時序仿真 綜合是這樣一個過程 ,將較高級抽象層次的描述轉(zhuǎn)化為較低層次的描述。 一、設計輸入 設計輸入就是將所設計的系統(tǒng)或者電路以開發(fā)軟件要求的某種形式表示出來 ,并輸入給 EDA 工具的過程。由于芯片內(nèi)部硬件連接關系的描述可以存放在磁盤、 ROM、 PROM 或 E2PROM中，因而在可編程門陣列芯 片及外圍電路保持不動的情況下，換一塊 EPROM 芯片，就能實現(xiàn)一種新的功能。 第三章主要詳細描述了 VHDL 語言程序基本結(jié)構，包括實體、結(jié)構體、庫，接著論述 了 VHDL 的文字規(guī)則、數(shù)據(jù)對象、數(shù)據(jù)類型、順序語句、并行語句，給了讀者清晰的概念，為下文的程序設計奠定了基礎。因為 FPGA 代表了集成電路非常重要的方向，今后有可能像 CPU 一樣。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點，因此被廣泛應用于產(chǎn)品的原型設計和產(chǎn)品生產(chǎn) (一般在 10000 件以下 )之中。 PAL 器件是現(xiàn)場可編程的，它的實現(xiàn)工藝有反熔絲技術、 EPROM 技術和 EEPROM 技術。但是智能交通系統(tǒng)的出現(xiàn)給我國的交通運輸行業(yè)帶來了巨大的機遇和挑戰(zhàn)，交通設施、交通管理以及交通工具都會發(fā)生巨大的變革。迄今為止，在世界范圍內(nèi)都己經(jīng)有了成功應用的范例。隨后，日本在 1973 年，開發(fā)出了 eATes 汽車交通綜合控制系統(tǒng) (emprehensive Automobile afficeontrol system)。 本文就是在這樣的背景下研究基于 FPGA 的交通燈實時控制系統(tǒng)的設計與實現(xiàn)。因為在不同時刻，交叉路口的機動車流量是不確定和復雜的，而固定時間控制方法的使用常常會導致出現(xiàn)空等現(xiàn)象的產(chǎn)生，使道路有效利用時間被白白浪費，嚴重影響 了道路的通暢。對于城市中 有限的土地資源和能源來說，交通問題還間接的造成了資源的使用率低下，公共運輸系統(tǒng)的吸引力降低，運行效率下降，嚴重影響了人們生活的質(zhì)量。 ②交通擁堵狀況日益嚴重，能源與經(jīng)濟損失慘重，交通問題是困擾城市經(jīng)濟社會發(fā)展的諸多原因之一。 2 第一章 緒論 第一節(jié) 課題研究背景及意義 一、課題研究背景 交通信號燈在人們的日常生活中起著至關重要的作用。系統(tǒng)設計師更愿意自己設計專業(yè)集成電路（ ASIC）芯片 ， 而且希望設計周期盡可能短 ， 最好在實驗室里就能設計出合適的 ASIC 芯片 ， 并且立即投入實際應用之中 ， 因而出現(xiàn)了現(xiàn)場可編程器件（ FPLD） 、現(xiàn)場可編程門陣列（ FPGA）， 即屬其中應用最廣泛的一種。 I 畢業(yè)設計（論文） 設計（論文）題目： 基于 FPGA 的交通燈控制電路設計 II 摘 要 超高速硬件描述語言 VHDL，是對數(shù)字系統(tǒng)進行抽象的行為與功能描述到具體的內(nèi)部線路結(jié)構描述，利用 EDA 工具可以在電子設計的各個階段、各個層系進行計算機模擬驗證，保證設計過程的正確性，可大大降低設計成本，縮短設計周期。數(shù)字集成電路本身在不斷進行更新?lián)Q代 ， 隨著微電子技術的發(fā)展 ， 設計與制造集成電路的任務已不完全由半導體廠商來獨立承擔。 VHDL 語言是電子設計的主流硬件描述語言，它更適合進行行為描述，這種方式使得設計者專注于電路功能的設計，而不必過多地考慮具體的硬件結(jié)構。而且， 20 世紀一共生產(chǎn)了大約二十二億多輛機動車，也就是說，每一百輛機動車平均奪走 人的生命。在城市的日常生活當中，由于交通問題所帶來的空氣污染和噪聲污染尤為嚴重。 二、課題研究意義 在城市道路中，交通信號控制是至關重要的，尤其是交叉路口的。在以前 FPGA 多用于速度、復雜度和容量都比較低的設計中，但是隨著技術的進步，現(xiàn)在的 FPGA 可以輕松突破 500MHz 的性能障礙，這使得 FPGA 能夠以更高的性價比 實現(xiàn)更大的邏輯密度和其它的很多特性（例如嵌入式 CPU、 DSP 模塊和高速串行），當今 FPGA 已經(jīng)成為絕大多數(shù)設計項目，特別是需要快速投放市場并且支持遠程升級的小型設計項目的首選 [34]。 早期的智能交通研究工作，可以追溯到 1970 年，當時美國開發(fā)出了 ERGS電子道路誘導系統(tǒng) (Electronic Route Guidance system)。智能交通系統(tǒng)能最佳利用現(xiàn)有宏觀交通設施 (道路、橋梁、隧道等 )，有效地緩解交通堵塞，減少交通事故，建立舒適安全的交通環(huán)境。 我國的智能交通系統(tǒng)還處于起步階段，還沒有制定統(tǒng)一的標準。 PAL 由一個可編程的“與”平面和一個固定的“或”平面構成，或門的輸出可以通過觸發(fā)器有選擇地被置為寄存狀態(tài)。這兩種器件兼容了 PLD 和通用門陣列的優(yōu)點，可實現(xiàn)較大規(guī)模的電路，編程也很靈活。中國作為一個大國，站在國家的戰(zhàn)略層面上看， FPGA 是必須發(fā)展的，即使 沒有自主創(chuàng)新的技術，但至少也要做到自主可控。 第二章 對 FPGA 做了系統(tǒng)描述，其中主要包括 FPGA 的概述、應用，為下文奠定了理論基礎。這種芯片具有可編程和實現(xiàn)方案容易改動等特點。以下對每一步作簡要的解釋。功能強大的邏輯綜合工具；完備的電路功能仿真與時序邏輯仿真工具等。 五、加載配置與調(diào)試 布局布線完成以后 ,將生成的配置文件通過集成開發(fā)環(huán)境配置到 FPGA 當中 ,就可以實際測試了。 第三節(jié) 本章小結(jié) 本章主要簡要介紹了 FPGA，其中主要包 括 FPGA 的概述、應用，為下文奠定了理論基礎。 output name， output name:OUT STD_LOGIC)。實體與外界交流的信息必須通過端口通 道流入或流出。 每個實體可以擁有多個結(jié)構體，但是綜合器只能夠接受一個結(jié)構體。 第二節(jié) VHDL 語言 一、 VHDL 文字規(guī)則 VHDL 文字主要有數(shù)值型文字和字符串型文字以及標識符。它只能在Process 和 Function 中定義，必須在進程和子程序的說明性區(qū)域說明，并只在其內(nèi)部有效。 根據(jù) if 語句判斷順序語句的對或者錯，當條件滿足時，執(zhí)行順序語句 A；當當條件不成立是，執(zhí)行順序語句 B。 五、 VHDL 并行語句 在 VHDL 中，并行語句有多種語句結(jié)構格式，各種并行語句在結(jié)構體中的執(zhí)行時同步執(zhí)行的。在東南西北的各個方向的交通燈上都有四盞燈分別是紅黃綠三種顏色的燈以及左轉(zhuǎn)向燈，我們可以設定東西交通燈的狀態(tài)是一樣的，南北方向上的交通燈的狀態(tài)時一樣的。左轉(zhuǎn)燈、紅燈、綠燈和黃燈亮的時間分別是 15 秒、 80 秒、 45 秒、 5 秒。 then if q=512 then r:=not r。同時對倒計時的信號賦初值。 if t=0 then s=000。 elsif t=60 then s=010。139。程序中，通過變量 t 的值來確定輸出信號 s 的值，并由此確定將要賦得倒計時的初值，然后賦給 at， bt。 實現(xiàn)了倒計時的進行。 end main。 when others = b:=00000000。也就是說，序列為：東西方向左轉(zhuǎn)燈、紅燈、綠燈、黃燈，然后南北方向左轉(zhuǎn)燈、紅燈、綠燈、黃燈。 譯碼顯示仿真結(jié)果如圖 所示： 圖 譯碼顯示模塊仿真結(jié)果圖 在譯碼顯 示模塊仿真結(jié)果圖中， at1， at2， bt1， bt2 為輸入信號，它們的值的范圍為 0~9； aout1， aout2， bout1， bout2 為輸出信號，它們的范圍為數(shù)字 0~9對應的七位數(shù)碼管顯示段碼的值。保存編譯。 Control 模塊還有一個功能是提供倒計時模塊的置數(shù)的觸發(fā)脈沖。此前，時間的值都是整形的，要想將倒計時實時顯示出來，就需要將兩位的整數(shù)分解成個位和十位， yima 模塊就是這樣的。實驗平臺如圖 所示： 圖 FPGA 開發(fā)板 第四節(jié) 本章小結(jié) 本章主要講述了本課程的系統(tǒng)介紹，包括設計任務和要求，然后主要介紹了系統(tǒng)設計仿真，包括頂層框圖的設