【正文】 std_logic_vector(7 downto 0))。 when 101 = b:=00010100。 lrgy 為輸出信號(hào)，代表整個(gè)紅綠燈的亮和滅的情況，燈的排序從高位到低位排列，方向上是先東西方向，后南北方向。 25 六、譯碼顯示模塊設(shè)計(jì) 譯碼顯示模塊將上一個(gè)模塊輸出四個(gè)一位數(shù)譯碼成相對(duì)應(yīng)的七位數(shù)碼管段碼，完成倒計(jì)時(shí)的譯碼和顯示。然后將各個(gè)模塊用具有電氣性質(zhì)的導(dǎo)線連接起來，這樣原理圖文件就建好了。at， bt 分別是東西方向和南北方向的倒計(jì)時(shí)初值。我們只舉其中一個(gè)為例子： clk 為倒計(jì)時(shí)的時(shí)鐘脈沖，當(dāng) loadat 為高電平時(shí)，將 atin 傳遞給 atout，clk 的上升沿每 來一次， atout 減一次。它是基于 的，采用 全銅 SRAM 工藝、 TQFP 封裝，有 5980 個(gè)邏輯單元， 2 個(gè)鎖相環(huán)， 20 個(gè) M4K RAM 塊，其中每個(gè) RAM 為 4kbit，可以另加一位奇偶校驗(yàn)位。將一個(gè)倒計(jì)時(shí)分解成兩個(gè)一位數(shù)，例如將 54 分解成 5 和 4。接下來， main 模塊直接接受 s 的值來輸出相應(yīng)的紅綠燈亮滅狀態(tài)。在建立一個(gè) .vwf波形文件，保存并仿真 [15]。圖中，輸出信號(hào)的值隨著輸入信號(hào)的變化而相應(yīng)的變化。從圖中我們可以看出 S 的狀態(tài)從“ 000”到“ 101” ，共六個(gè)狀態(tài)，每一個(gè)狀態(tài)都對(duì)應(yīng)相應(yīng)的紅綠燈亮滅的狀態(tài)，仿真結(jié)果完全正確，符合預(yù)期。 end case。 architecture a of main is begin process(s) variable b:std_logic_vector(7 downto 0)。 在 btdaojishi 模塊程序仿真結(jié)果圖中， clk 為 1hz 的輸入信號(hào)， loadbt 為 bt 23 計(jì)數(shù)器的裝載信號(hào)，當(dāng) loadbt 為高電平時(shí)，將輸入信號(hào) btin 的值裝載到計(jì)數(shù)器中，開始執(zhí)行減一操作，每接受一次 clk，執(zhí)行一次，并將結(jié)果輸出。在每次給 at， bt 賦值時(shí)，都會(huì)使另一個(gè)輸出信號(hào) loadat， loadbt 變成高電平，從而可以觸發(fā)下一模塊的裝載。 elsif t=125 then s=101。 elsif t=65 then s=011。 at=80。利用以下程序進(jìn)行各個(gè)燈的狀態(tài)控制： if clk39。 q:=0。狀態(tài)表如表 41 所示： 18 表 41 交通燈狀態(tài)轉(zhuǎn)換表 狀態(tài) S0 S1 S2 S3 S4 S5 東 西 方 向 紅 紅 紅 紅 左轉(zhuǎn) 綠 黃 亮 燈 15 45 5 15 45 5 南 北 方 向 紅 左轉(zhuǎn) 綠 黃 紅 紅 紅 亮燈 15 45 5 15 45 5 交通燈狀態(tài)轉(zhuǎn)換如圖 所示： 南北左轉(zhuǎn)燈1s東西紅燈時(shí)南北綠燈45s南北黃燈5s南北紅燈東西左轉(zhuǎn)燈15s南北紅燈時(shí)東西綠燈45s東西黃燈5s東西紅燈 圖 交通信號(hào)燈狀態(tài)轉(zhuǎn)換圖 第二節(jié) 系統(tǒng)設(shè)計(jì)仿真 對(duì)于交通燈控制器，可基于 Quartus II 軟件，采用層次化混 合輸入方式進(jìn)行設(shè)計(jì)，即頂層采用原理圖設(shè)計(jì)，底層采用 VHDL 語言設(shè)計(jì)。這樣我們要求南北方向的交通燈亮成紅色的時(shí)候，表示東西方向的車輛可以直行和左轉(zhuǎn)。更嚴(yán)格的說，并行語句在執(zhí)行順序的地位上是平等的，在執(zhí)行順序與書寫的順序無關(guān)。在用 VHDL 語言進(jìn)行邏輯設(shè)計(jì)時(shí)，有些操作室根據(jù)某表達(dá)式的值 來進(jìn)行的，這時(shí)常常會(huì)用到 case 語句。信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，代表連接線， Port 15 也是一種信號(hào)。數(shù)值型文字主要整數(shù)（十進(jìn)制），實(shí)數(shù)（十進(jìn)制，小數(shù) 點(diǎn)），數(shù)制（進(jìn)制基數(shù) 數(shù)值 指數(shù)，各部全為十進(jìn)制）同時(shí)指數(shù)為零可以省略，物理數(shù)字。并且每 14 個(gè)結(jié)構(gòu)體對(duì)應(yīng)的實(shí)體不 同的結(jié)構(gòu)和算法實(shí)現(xiàn)方案，其間的各結(jié)構(gòu)體的位置是平等的。 VHDL 要求只有相同的數(shù)據(jù)類型的端口信號(hào)和操作數(shù)才能相 13 互作用。 END entity name。 12 第三章 VHDL 硬件描述語言 第一節(jié) VHDL 程序基本結(jié)構(gòu) 在一個(gè)比較完整的 VHDL 程序基本上包括五部分：實(shí)體、配置、結(jié)構(gòu)體、庫和程序包 [9]。如果期間出現(xiàn)了問題 ,可以使用邏輯分析儀、在線邏輯分析儀或者示波器等工具進(jìn)行調(diào)試 。 三、綜合及時(shí)序仿真 綜合是這樣一個(gè)過程 ,將較高級(jí)抽象層次的描述轉(zhuǎn)化為較低層次的描述。 一、設(shè)計(jì)輸入 設(shè)計(jì)輸入就是將所設(shè)計(jì)的系統(tǒng)或者電路以開發(fā)軟件要求的某種形式表示出來 ,并輸入給 EDA 工具的過程。由于芯片內(nèi)部硬件連接關(guān)系的描述可以存放在磁盤、 ROM、 PROM 或 E2PROM中，因而在可編程門陣列芯 片及外圍電路保持不動(dòng)的情況下，換一塊 EPROM 芯片，就能實(shí)現(xiàn)一種新的功能。 第三章主要詳細(xì)描述了 VHDL 語言程序基本結(jié)構(gòu)，包括實(shí)體、結(jié)構(gòu)體、庫，接著論述 了 VHDL 的文字規(guī)則、數(shù)據(jù)對(duì)象、數(shù)據(jù)類型、順序語句、并行語句，給了讀者清晰的概念，為下文的程序設(shè)計(jì)奠定了基礎(chǔ)。因?yàn)?FPGA 代表了集成電路非常重要的方向，今后有可能像 CPU 一樣。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn) (一般在 10000 件以下 )之中。 PAL 器件是現(xiàn)場(chǎng)可編程的，它的實(shí)現(xiàn)工藝有反熔絲技術(shù)、 EPROM 技術(shù)和 EEPROM 技術(shù)。但是智能交通系統(tǒng)的出現(xiàn)給我國的交通運(yùn)輸行業(yè)帶來了巨大的機(jī)遇和挑戰(zhàn)，交通設(shè)施、交通管理以及交通工具都會(huì)發(fā)生巨大的變革。迄今為止，在世界范圍內(nèi)都己經(jīng)有了成功應(yīng)用的范例。隨后，日本在 1973 年，開發(fā)出了 eATes 汽車交通綜合控制系統(tǒng) (emprehensive Automobile afficeontrol system)。 本文就是在這樣的背景下研究基于 FPGA 的交通燈實(shí)時(shí)控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)。因?yàn)樵诓煌瑫r(shí)刻，交叉路口的機(jī)動(dòng)車流量是不確定和復(fù)雜的，而固定時(shí)間控制方法的使用常常會(huì)導(dǎo)致出現(xiàn)空等現(xiàn)象的產(chǎn)生，使道路有效利用時(shí)間被白白浪費(fèi)，嚴(yán)重影響 了道路的通暢。對(duì)于城市中 有限的土地資源和能源來說，交通問題還間接的造成了資源的使用率低下，公共運(yùn)輸系統(tǒng)的吸引力降低，運(yùn)行效率下降，嚴(yán)重影響了人們生活的質(zhì)量。 ②交通擁堵狀況日益嚴(yán)重，能源與經(jīng)濟(jì)損失慘重，交通問題是困擾城市經(jīng)濟(jì)社會(huì)發(fā)展的諸多原因之一。 2 第一章 緒論 第一節(jié) 課題研究背景及意義 一、課題研究背景 交通信號(hào)燈在人們的日常生活中起著至關(guān)重要的作用。系統(tǒng)設(shè)計(jì)師更愿意自己設(shè)計(jì)專業(yè)集成電路（ ASIC）芯片 ， 而且希望設(shè)計(jì)周期盡可能短 ， 最好在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的 ASIC 芯片 ， 并且立即投入實(shí)際應(yīng)用之中 ， 因而出現(xiàn)了現(xiàn)場(chǎng)可編程器件（ FPLD） 、現(xiàn)場(chǎng)可編程門陣列（ FPGA）， 即屬其中應(yīng)用最廣泛的一種。 I 畢業(yè)設(shè)計(jì)（論文） 設(shè)計(jì)（論文）題目： 基于 FPGA 的交通燈控制電路設(shè)計(jì) II 摘 要 超高速硬件描述語言 VHDL，是對(duì)數(shù)字系統(tǒng)進(jìn)行抽象的行為與功能描述到具體的內(nèi)部線路結(jié)構(gòu)描述，利用 EDA 工具可以在電子設(shè)計(jì)的各個(gè)階段、各個(gè)層系進(jìn)行計(jì)算機(jī)模擬驗(yàn)證，保證設(shè)計(jì)過程的正確性，可大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。數(shù)字集成電路本身在不斷進(jìn)行更新?lián)Q代 ， 隨著微電子技術(shù)的發(fā)展 ， 設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。 VHDL 語言是電子設(shè)計(jì)的主流硬件描述語言，它更適合進(jìn)行行為描述，這種方式使得設(shè)計(jì)者專注于電路功能的設(shè)計(jì)，而不必過多地考慮具體的硬件結(jié)構(gòu)。而且， 20 世紀(jì)一共生產(chǎn)了大約二十二億多輛機(jī)動(dòng)車，也就是說，每一百輛機(jī)動(dòng)車平均奪走 人的生命。在城市的日常生活當(dāng)中，由于交通問題所帶來的空氣污染和噪聲污染尤為嚴(yán)重。 二、課題研究意義 在城市道路中，交通信號(hào)控制是至關(guān)重要的，尤其是交叉路口的。在以前 FPGA 多用于速度、復(fù)雜度和容量都比較低的設(shè)計(jì)中，但是隨著技術(shù)的進(jìn)步，現(xiàn)在的 FPGA 可以輕松突破 500MHz 的性能障礙，這使得 FPGA 能夠以更高的性價(jià)比 實(shí)現(xiàn)更大的邏輯密度和其它的很多特性（例如嵌入式 CPU、 DSP 模塊和高速串行），當(dāng)今 FPGA 已經(jīng)成為絕大多數(shù)設(shè)計(jì)項(xiàng)目，特別是需要快速投放市場(chǎng)并且支持遠(yuǎn)程升級(jí)的小型設(shè)計(jì)項(xiàng)目的首選 [34]。 早期的智能交通研究工作，可以追溯到 1970 年，當(dāng)時(shí)美國開發(fā)出了 ERGS電子道路誘導(dǎo)系統(tǒng) (Electronic Route Guidance system)。智能交通系統(tǒng)能最佳利用現(xiàn)有宏觀交通設(shè)施 (道路、橋梁、隧道等 )，有效地緩解交通堵塞，減少交通事故，建立舒適安全的交通環(huán)境。 我國的智能交通系統(tǒng)還處于起步階段，還沒有制定統(tǒng)一的標(biāo)準(zhǔn)。 PAL 由一個(gè)可編程的“與”平面和一個(gè)固定的“或”平面構(gòu)成，或門的輸出可以通過觸發(fā)器有選擇地被置為寄存狀態(tài)。這兩種器件兼容了 PLD 和通用門陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活。中國作為一個(gè)大國，站在國家的戰(zhàn)略層面上看， FPGA 是必須發(fā)展的，即使 沒有自主創(chuàng)新的技術(shù)，但至少也要做到自主可控。 第二章 對(duì) FPGA 做了系統(tǒng)描述，其中主要包括 FPGA 的概述、應(yīng)用，為下文奠定了理論基礎(chǔ)。這種芯片具有可編程和實(shí)現(xiàn)方案容易改動(dòng)等特點(diǎn)。以下對(duì)每一步作簡(jiǎn)要的解釋。功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時(shí)序邏輯仿真工具等。 五、加載配置與調(diào)試 布局布線完成以后 ,將生成的配置文件通過集成開發(fā)環(huán)境配置到 FPGA 當(dāng)中 ,就可以實(shí)際測(cè)試了。 第三節(jié) 本章小結(jié) 本章主要簡(jiǎn)要介紹了 FPGA，其中主要包 括 FPGA 的概述、應(yīng)用，為下文奠定了理論基礎(chǔ)。 output name， output name:OUT STD_LOGIC)。實(shí)體與外界交流的信息必須通過端口通 道流入或流出。 每個(gè)實(shí)體可以擁有多個(gè)結(jié)構(gòu)體，但是綜合器只能夠接受一個(gè)結(jié)構(gòu)體。 第二節(jié) VHDL 語言 一、 VHDL 文字規(guī)則 VHDL 文字主要有數(shù)值型文字和字符串型文字以及標(biāo)識(shí)符。它只能在Process 和 Function 中定義，必須在進(jìn)程和子程序的說明性區(qū)域說明，并只在其內(nèi)部有效。 根據(jù) if 語句判斷順序語句的對(duì)或者錯(cuò)，當(dāng)條件滿足時(shí)，執(zhí)行順序語句 A；當(dāng)當(dāng)條件不成立是，執(zhí)行順序語句 B。 五、 VHDL 并行語句 在 VHDL 中，并行語句有多種語句結(jié)構(gòu)格式，各種并行語句在結(jié)構(gòu)體中的執(zhí)行時(shí)同步執(zhí)行的。在東南西北的各個(gè)方向的交通燈上都有四盞燈分別是紅黃綠三種顏色的燈以及左轉(zhuǎn)向燈，我們可以設(shè)定東西交通燈的狀態(tài)是一樣的，南北方向上的交通燈的狀態(tài)時(shí)一樣的。左轉(zhuǎn)燈、紅燈、綠燈和黃燈亮的時(shí)間分別是 15 秒、 80 秒、 45 秒、 5 秒。 then if q=512 then r:=not r。同時(shí)對(duì)倒計(jì)時(shí)的信號(hào)賦初值。 if t=0 then s=000。 elsif t=60 then s=010。139。程序中，通過變量 t 的值來確定輸出信號(hào) s 的值，并由此確定將要賦得倒計(jì)時(shí)的初值，然后賦給 at， bt。 實(shí)現(xiàn)了倒計(jì)時(shí)的進(jìn)行。 end main。 when others = b:=00000000。也就是說，序列為：東西方向左轉(zhuǎn)燈、紅燈、綠燈、黃燈，然后南北方向左轉(zhuǎn)燈、紅燈、綠燈、黃燈。 譯碼顯示仿真結(jié)果如圖 所示： 圖 譯碼顯示模塊仿真結(jié)果圖 在譯碼顯 示模塊仿真結(jié)果圖中， at1， at2， bt1， bt2 為輸入信號(hào)，它們的值的范圍為 0~9； aout1， aout2， bout1， bout2 為輸出信號(hào)，它們的范圍為數(shù)字 0~9對(duì)應(yīng)的七位數(shù)碼管顯示段碼的值。保存編譯。 Control 模塊還有一個(gè)功能是提供倒計(jì)時(shí)模塊的置數(shù)的觸發(fā)脈沖。此前，時(shí)間的值都是整形的，要想將倒計(jì)時(shí)實(shí)時(shí)顯示出來，就需要將兩位的整數(shù)分解成個(gè)位和十位， yima 模塊就是這樣的。實(shí)驗(yàn)平臺(tái)如圖 所示： 圖 FPGA 開發(fā)板 第四節(jié) 本章小結(jié) 本章主要講述了本課程的系統(tǒng)介紹，包括設(shè)計(jì)任務(wù)和要求，然后主要介紹了系統(tǒng)設(shè)計(jì)仿真，包括頂層框圖的設(shè)