【正文】 END behave。139。 THEN檢測時鐘上升沿 IF a=39。 VHDL 描述如下： ARCHITECTURE behave OF ladder IS BEGIN PROCESS(clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0))。遞減運算 END IF。 置最大值 a:=39。039。 三角波模塊 三角波波 delat 的 VHDL 程序如附錄所示，其中 clk 是輸入時鐘端口， reset 為輸入復(fù)位端口， q 為八位二進制輸出端口 。139。計數(shù)值 減少 呈現(xiàn)線性關(guān)系，因此輸出的波形是 遞減 的斜波。遞增運算 END IF。 BEGIN IF reset=39。 基于 FPGA 的函數(shù)發(fā)生器設(shè)計 4 3 系統(tǒng)細(xì)化框圖 系統(tǒng)時鐘輸入后，通過復(fù)位開關(guān)選擇是否產(chǎn)生波形，當(dāng)各個模塊產(chǎn)生相應(yīng)的信號波形后，通過波形選擇模塊波形選擇開關(guān)選澤輸出不同的波形，再通過 D/A 轉(zhuǎn)換器轉(zhuǎn)換，就可以把數(shù)字信號（由 FPGA 輸出）變成了相應(yīng)模擬的信號波形。 波形 函數(shù) 輸出 控制 方式選擇 方案一： 控制 多路 D/A 開關(guān) 輸出 方式 此種方案為每一路輸出的波形函數(shù)使用一路 D/A 轉(zhuǎn)換后輸出，通過控制 開關(guān)控制每一路 D/A 是否 工作 ，決定 輸出的 波形 。通過芯片 IC145152，壓控振蕩器搭接的鎖相環(huán)電路輸出穩(wěn)定性極好的正弦波，再利用過零比較器轉(zhuǎn)換成方波，積分電路轉(zhuǎn)換成三角波。 本設(shè)計是一個基于 VHDL 的采用自頂向下設(shè)計方法實現(xiàn)的信號發(fā)生器，該設(shè)計方法具有外圍電路簡單，程序修改靈活和調(diào)試容易等特點，并通過計算機仿真和實驗證明了設(shè)計的正確性。 鄭州輕工業(yè)學(xué)院 電子技術(shù)課程設(shè)計 題 目 ____________________ ____________________ 學(xué)生姓名 專業(yè)班級 學(xué) 號 院 （系） 電氣信息工程學(xué)院 指導(dǎo)教師 完成時間 20xx 年 06 月 22 日 鄭州輕工業(yè)學(xué)院 課 程 設(shè) 計 任 務(wù) 書 題目 基于 FPGA的 信號發(fā)生器設(shè)計 專業(yè)、班級 學(xué)號 姓名 主要內(nèi)容、基本要求、主要參考資料等： 主要內(nèi)容 ： 要求學(xué)生 使用硬件描述語言設(shè)計信號發(fā)生器的 FPGA 源程序，實現(xiàn)如下功能： 設(shè)計智能信號 發(fā)生器 ，要求實現(xiàn) 正弦波 、 方波 、 三角波 、 遞增 、 遞減斜波和階梯波六種波形。 函數(shù)發(fā)生器是一種多波形的信號源，它可以產(chǎn)生方波、三角波、鋸齒波，甚至任意波形。 方案二：使用傳統(tǒng)的鎖相頻率合成方法。 基于方案 四的外圍電路簡單容易實現(xiàn)、波形產(chǎn)生精度高、易于仿真觀測調(diào)試的優(yōu)點，因此本設(shè)計的函數(shù)發(fā)生器選擇方案四完成波形發(fā)生的全部功能。 基于方案二的設(shè)計簡便、節(jié)約制作元件和成本、控制簡 便等 優(yōu)點，選擇方案二作為 波形函數(shù)輸出 控制 方式。VHDL 描述為： ARCHITECTURE behave OF icrs IS BEGIN PROCESS(clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0))。遞增到最大值清零 ELSE tmp:=tmp+1。當(dāng)復(fù)位信號為 1 時，當(dāng) 每當(dāng)檢測到時鐘上升沿時，計數(shù)值減 1，當(dāng) 減到 0 后賦值到最大 。EVENT AND clk=39。 END behave。 BEGIN IF reset=39。 THEN IF tmp=11111110 THEN tmp:=11111111。 ELSE a 為 1 時，執(zhí)行遞減 運算 tmp:=tmp1。 圖 441 階梯波框圖 圖 442 階梯波模塊仿真圖 階梯波設(shè)計的是數(shù)據(jù)的遞增是以一定的 階梯常數(shù) 向上增加 ，所以輸出的波形呈現(xiàn)是成階梯狀的，而不是 完全呈 現(xiàn)是直線增長。139。階梯常數(shù)為 16，可修改 基于 FPGA 的函數(shù)發(fā)生器設(shè)計 10 a:=39。 END PROCESS。 圖 452 正弦波模塊仿真圖 圖 453 頂層文件原理圖 方波模塊 方波模塊的 square 的 VHDL 程序描述如下：其中 clk 為輸入時鐘端口， clr 為輸入復(fù)位端口， q 為整數(shù)輸出端口。039。 對內(nèi)部 a 變量取反 ， a 變化啟動進程 END PROCESS。139。 輸出波形選擇模塊 波形選擇模塊是一個設(shè)計位 6 選 1 的數(shù)據(jù)選擇器，其中 sel為波形數(shù)據(jù)選擇端口，d0～ d5 為 8 位二進制輸入端口， q 為 8 位二進制輸出端口。方波輸出 ， 十進制 5 WHEN OTHERS=NULL。 （ 7） 當(dāng)設(shè)置為其他值時無波形輸出 基于 FPGA 的函數(shù)發(fā)生器設(shè)計 16 6 設(shè)計 總結(jié) 本設(shè)計 以函數(shù)信號發(fā)生器的功能為設(shè)計對象，運用 EDA 技術(shù)的設(shè)計方法，進行各種波形的輸入設(shè)計、設(shè)計處理和器件編程。 USE 。復(fù)位信號清零 ELSIF clk39。 END PROCESS。 ARCHITECTURE behave OF dcrs IS BEGIN PROCESS(clk,reset) VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0)。遞減到 0 置最大值 ELSE tmp:=tmp1。 USE 。 THEN tmp:=00000000。139。 END IF。 ENTITY ladder IS PORT(clk,reset:IN STD_LOGIC。復(fù)位信號為 0，置最小值 ELSIF clk39。139。 END IF。使用宏功能庫中的所有元件 ENTITY sin_rom IS PORT ( address : IN STD_LOGIC_VECTOR (5 DOWNTO 0)。類屬參量數(shù)據(jù)類型定義 lpm_hint : STRING。 width_byteena_a : NATURAL )。 6. 位地址信號發(fā)生器 如下 ： library ieee。定義內(nèi)部變量 begin if clr=39。 then –檢測時鐘上升沿 cqi:=cqi+1。 ENTITY square IS PORT(clk,clr:IN STD_LOGIC。039。 對內(nèi)部 a 變量取反， a 變化已啟動進程 END PROCESS。139。 8. 波形選擇模塊源程序 LIBRARY IEEE。遞減波形輸出 基于 FPGA 的函數(shù)發(fā)生器設(shè)計 26 WHEN010=q=d2。