【正文】 39。039。event and clk=39。 altsyncram_ponent : altsyncram GENERIC MAP ( address_aclr_a = NONE, init_file = , intended_device_family = Cyclone,參數(shù)傳遞映射 lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 64, 數(shù)據(jù)數(shù)量 64 operation_mode = ROM, LPM 模式 ROM outdata_aclr_a = NONE, 無異步地址清零 outdata_reg_a = UNREGISTERED, 輸出無鎖存 widthad_a = 6, 地址線寬度 6 width_a = 8, 數(shù)據(jù)線寬度 8 width_byteena_a = 1 ) PORT MAP ( clock0 = inclock, address_a = address, q_a = sub_wire0 )。 init_file : STRING。039。039。 ELSE a 為 1 時(shí)，執(zhí)行遞減運(yùn)算 tmp:=tmp1。 BEGIN IF reset=39。139。 END IF。 基于 FPGA 的函數(shù)發(fā)生器設(shè)計(jì) 17 參考文獻(xiàn) [1] 姜雪松 ,吳鈺淳 .VHDL 設(shè)計(jì)實(shí)例與仿真 .機(jī)械工業(yè)出版社 , 20xx. [2] 黃志偉 .FPGA 系統(tǒng)設(shè)計(jì)與實(shí)踐 [M].北京 :電子工業(yè)出版社 ,20xx. [3] 潘松 ,黃繼業(yè) .EDA 技術(shù)與實(shí)用教程（第三版） ,科學(xué)出版社， 20xx. [4] 褚振勇 ,翁木云 .FPGA 設(shè)計(jì)及應(yīng)用 .西安電子科技大學(xué)出版社， 20xx. [5] 朱正偉 .EDA 技術(shù)及應(yīng)用 .清華大學(xué)出版社， 20xx. [6] 林明權(quán) . VHDL 數(shù)字控制 系統(tǒng)設(shè)計(jì)范例 .電子工業(yè)出版社 ,20xx. [7] 李輝 .PLD 與數(shù)字系統(tǒng)設(shè)計(jì) .西安電子科技大學(xué)出版社 ,. [8] 王志鵬 ,付麗琴 .可編程邏輯器件開發(fā)技術(shù) MAX+PLUS ,. [9] 王道先 .VHDL 電路設(shè)計(jì)技術(shù) .北京國防工業(yè)出版社 ,. 基于 FPGA 的函數(shù)發(fā)生器設(shè)計(jì) 18 附 錄 1. 遞增波形源程序 遞增模塊程序 LIBRARY IEEE。階梯波形輸出 ， 十進(jìn)制 3 WHEN100=q=d4。139。039。 END IF。復(fù)位信號為 0，置最小值 ELSIF clk39。 置最小值 a:=39。 VHDL 描述如下： ARCHITECTURE behave OF delat IS BEGIN PROCESS(clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0))。 THEN tmp:=11111111。139。 在實(shí)驗(yàn)課時(shí)候已經(jīng)完成 8 選 1 數(shù)據(jù)選擇器的設(shè)計(jì)制作，因此本次設(shè)計(jì)可以直接調(diào)用 。 方案 一 ：通過單片機(jī)控制 D/A，輸出三種波形。 掌握 硬件描述語言語法 。 方案三：利用 MAX038 芯片組成的電路輸出波形。 波形選擇模塊 遞增斜波模塊 遞減斜波模塊 三角波模塊 階梯波模塊 正弦波模塊 方波模塊 時(shí)鐘 clk 復(fù)位 reset 波形選擇開關(guān) D/A 轉(zhuǎn)換器 圖 3 系統(tǒng)的最終整體的原理圖 基于 FPGA 的函數(shù)發(fā)生器設(shè)計(jì) 5 4 各模塊 程序設(shè)計(jì) 及仿真 遞增斜波模塊 遞增斜波 icrs 的 VHDL 程序如 附 錄 所示，其中 clk 是輸入時(shí)鐘端口， reset 為輸入復(fù)位端口， q 為八位二進(jìn)制輸出端口。 q=tmp。遞減到 0 置最大值 ELSE tmp:=tmp1。復(fù)位信號為 0，置最小值 ELSIF clk39。 END IF。 THEN判斷 a 數(shù)值，計(jì)數(shù)。 圖 451 結(jié)構(gòu)圖 上圖所示的信號發(fā)生結(jié)構(gòu)中圖中，頂層文件 在 FPGA 中實(shí)現(xiàn)，包含兩個(gè)部分： ROM的地址信號發(fā)生器，由 6 位計(jì)數(shù)器擔(dān)任；一個(gè)正弦數(shù)據(jù) ROM，由 LPM_ROM模塊構(gòu)成， 6 位地址線， 8 位數(shù)據(jù)線，一個(gè)周期含有 64 個(gè) 8 位數(shù)據(jù)。139。 a=0,輸出一個(gè)波形周期的低電平。 （ 2） 第二次 sel選擇值設(shè)為 1，輸出為遞減波，從圖中可以看出，輸出的波形成線性遞減，結(jié)果正確。 END icrs。 基于 FPGA 的函數(shù)發(fā)生器設(shè)計(jì) 19 USE 。 q=tmp。139。 END PROCESS。 THEN檢測時(shí)鐘上升沿 IF a=39。 END behave。 operation_mode : STRING。 entity t is 定義計(jì)數(shù)器的實(shí)體 port(clk: in std_logic。賦值，輸出 end process 。139。 a=0,輸出一個(gè)波形周期的低電平。正弦波形輸出 WHEN101=q=d5。 END ch61a。EVENT AND clk=39。 定義內(nèi)部整數(shù)變量 BEGIN IF clr=39。計(jì)數(shù)器異步復(fù)位 elsif clk 39。 BEGIN q = sub_wire0(7 DOWNTO 0)。 COMPONENT altsyncram—例化 altsyncram 元件，調(diào)用了 LPM 模塊 altsyncram GENERIC ( 參數(shù)傳遞語句 address_aclr_a : STRING。 ELSE a:=39。 BEGIN IF reset=39。039。 VARIABLE a:STD_LOGIC。EVENT AND clk=39。遞增運(yùn)算 END IF。要做成 完整 實(shí)用 的信號源還應(yīng)考慮設(shè)計(jì)包含的功能有： 1) 用鍵盤輸入編輯生成上述 6 種波形（同周期）的線性組合波形； 2) 具有波形存儲功能； 3) 輸出波形的頻率范圍可調(diào)，頻率步進(jìn) ； 4) 輸出波形幅度 可調(diào)， 步進(jìn) 調(diào)整； 5) 具有顯示輸出波形的類型、重復(fù)頻率（周期）和幅度的功能； 6) 用鍵盤或其他輸入裝置產(chǎn)生任意波形 ； 7) 波形占空比可調(diào) 等。三角波形輸出 ， 十進(jìn)制 2 WHEN011=q=d3。EVENT AND clk=39。 BEGIN IF clr=39。循環(huán)計(jì)數(shù) 標(biāo)志 END IF。 THEN tmp:=00000000。 ELSE IF tmp =00000001 THEN tmp:=00000000。 從仿真波形圖也能看出這種變化規(guī)律。039。EVENT AND clk=39。電路不需要外部搭建，節(jié)約成本 且控制簡單方便。由此可確定為 ： 波