第1章集成電路制造工藝-文庫吧在線文庫
【正文】 心 集成電路設(shè)計(jì)原理 ? FF(Fabless and Foundry)模式 ? 工業(yè)發(fā)達(dá)國家通過組織 無生產(chǎn)線 IC設(shè)計(jì) 的芯片計(jì)劃來促進(jìn)集成電路設(shè)計(jì)的專業(yè)發(fā)展、人才培養(yǎng)、技術(shù)研究和中小企業(yè)產(chǎn)品開發(fā)，而取得成效。另一類為器件間的自然隔離。 N+ N+ Nepi P Nepi P PSub (GND) PSub (GND) PSub (GND) B PSub SiO2 光刻膠 N+埋層 N–epi SiO2 P+ P+ P+ SiO2 N–epi P P N+ N+ N+ N+ C E C E B 鈍化層 2/1/2023 韓 良 28 國際微電子中心 集成電路設(shè)計(jì)原理 作業(yè) 1 描述 PN結(jié)隔離雙極工藝的流程及光刻掩膜版的作用； 2 說明埋層的作用。 在既要求高集成度又要求高速的領(lǐng)域中可以采用二者的結(jié)合（即 Bi CMOS工藝 ），發(fā)揮各自的優(yōu)點(diǎn)。 PSub N阱 2/1/2023 韓 良 47 國際微電子中心 集成電路設(shè)計(jì)原理 MOS管襯底電極的引出 NMOS管和 PMOS管的襯底電極都從上表面引出，由于 PSub和 N阱的參雜濃度都較低，為了避免整流接觸，電極引出處必須有濃參雜區(qū)。 B PSub SiO2 光刻膠 N+埋層 N–epi P+ P+ P+ SiO2 N–epi P P N+ N+ N+ 鈍化層 N+ C E C E B 2/1/2023 韓 良 26 國際微電子中心 集成電路設(shè)計(jì)原理 埋層的作用 （集成電路中的各個(gè)電極均從上表面引出，外延層電阻率較大且路徑較長。 ? MPW技術(shù)把幾到幾十種工藝上兼容的芯片拼裝到一個(gè) 宏芯片（ MacroChip） 上然后以步進(jìn)的方式排列到一到多個(gè)晶圓上，制版和硅片加工費(fèi)用由幾十種芯片分擔(dān)，極大地降低芯片研制成本，在一個(gè)晶圓上可以通過變換版圖數(shù)據(jù)交替布置多種宏芯片。 引言 2/1/2023 韓 良 6 國際微電子中心 集成電路設(shè)計(jì)原理 ? 代工（ Foundry）廠家 很多，如： ? 無錫上華（ ?mCOS和 4 ?mBiCMOS工藝 ) ? 上海先進(jìn)半導(dǎo)體公司 (1 ?mCOS工藝 ) ? 首鋼 NEC(?mCOS工藝 ) ? 上海華虹 NEC( ?mCOS工藝 ) ? 上海中芯國際 (8英寸晶圓 ?mCOS工藝 ) 引言 6. 代工工藝 2/1/2023 韓 良 7 國際微電子中心 集成電路設(shè)計(jì)原理 ? 宏力 8英寸晶圓 ?mCMOS工藝 ? 華虹 NEC 8英寸晶圓 ?mCMOS工藝 ? 臺(tái)積電 (TSMC) 在松江籌建 8英寸晶圓 ?mCMOS工藝 ? 聯(lián)華 (UMC) 在蘇州籌建 8英寸晶圓 ?mCMOS工藝等等。 引言 2/1/2023 韓 良 3 國際微電子中心 集成電路設(shè)計(jì)原理 3. PDK文件 ? 首先， 代工單位 將經(jīng)過前期開發(fā)確定的一套 工藝設(shè)計(jì)文件 PDK（ Pocess Design Kits)通過因特網(wǎng)傳送給設(shè)計(jì)單位。國際微電子中心 集成電路設(shè)計(jì)原理 第一章 集成電路制造工藝 集成電路（ Integrated Circuit） 制造工藝是集成電路實(shí)現(xiàn)的手段，也是集成電路設(shè)計(jì)的基礎(chǔ)。 ? PDK文件包括：工藝電路模擬用的 器件的 SPICE參數(shù) ，版圖設(shè)計(jì)用的 層次定義 ， 設(shè)計(jì)規(guī)則 ， 晶體管、電阻、電容等元件和通孔（ VIA）、焊盤等基本結(jié)構(gòu)的版圖 ，與設(shè)計(jì)工具關(guān)聯(lián)的 設(shè)計(jì)規(guī)則檢查（ DRC）、參數(shù)提?。?EXT）和版圖電路對(duì)照（ LVS）用的文件。 引言 7. 在建、籌建半導(dǎo)體
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