第1章集成電路制造工藝-閱讀頁
2025-02-25 05:39本頁面
【正文】 + N+ N N P+ P+ P+ P P ?光刻鈍化窗口 ?后工序 2/1/2023 韓 良 24 國際微電子中心 集成電路設(shè)計原理 光刻掩膜版匯總 埋層區(qū) ?隔離墻 ?硼擴區(qū) ?磷擴區(qū) ?引線孔 ?金屬連線 ?鈍化窗口 GND Vi Vo VDD T R 2/1/2023 韓 良 25 國際微電子中心 集成電路設(shè)計原理 外延層電極的引出 歐姆接觸電極： 金屬與參雜濃度較低的外延層相接觸易形成整流接觸 （金半接觸勢壘二極管） 。 B PSub SiO2 光刻膠 N+埋層 N–epi P+ P+ P+ SiO2 N–epi P P N+ N+ N+ 鈍化層 N+ C E C E B 2/1/2023 韓 良 26 國際微電子中心 集成電路設(shè)計原理 埋層的作用 （集成電路中的各個電極均從上表面引出，外延層電阻率較大且路徑較長。 因此，將 n型外延層分割成若干個“島” 。 N+ N+ Nepi P Nepi P PSub (GND) PSub (GND) PSub (GND) B PSub SiO2 光刻膠 N+埋層 N–epi SiO2 P+ P+ P+ SiO2 N–epi P P N+ N+ N+ N+ C E C E B 鈍化層 2/1/2023 韓 良 28 國際微電子中心 集成電路設(shè)計原理 作業(yè) 1 描述 PN結(jié)隔離雙極工藝的流程及光刻掩膜版的作用； 2 說明埋層的作用。不能代交！ 2/1/2023 韓 良 29 國際微電子中心 集成電路設(shè)計原理 167。 PSub N阱 2/1/2023 韓 良 47 國際微電子中心 集成電路設(shè)計原理 MOS管襯底電極的引出 NMOS管和 PMOS管的襯底電極都從上表面引出，由于 PSub和 N阱的參雜濃度都較低，為了避免整流接觸，電極引出處必須有濃參雜區(qū)。 2. 何為硅柵自對準(zhǔn)？ 2/1/2023 韓 良 49 國際微電子中心 集成電路設(shè)計原理 167。 在既要求高集成度又要求高速的領(lǐng)域中可以采用二者的結(jié)合（即 Bi CMOS工藝 ），發(fā)揮各自的優(yōu)點。 BiMOS工藝 CMOS工藝為基礎(chǔ)的 BiMOS工藝 2/1/2023 韓 良 54 國際微電子中心 集成電路設(shè)計原理 B E C NMOS PMOS N+ N+ N+ N+ P+ P+ P阱 P阱 NSUB 縱向 NPN 以 P阱 CMOS工藝為基礎(chǔ)的 BiCMOS器件剖面 B E C PMOS NMOS PSUB 縱向 NPN P N阱 N+ N+ P+ P+ N+ N+ N阱 以 N阱 CMOS工藝為基礎(chǔ)的 BiCMOS器件剖面 NPN的集電極接襯底 2/1/2023 韓 良 55
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