第1章集成電路制造工藝-wenkub
2023-03-06 05:39:27 本頁面
【正文】 電路設計原理 第一章 集成電路制造工藝 集成電路（ Integrated Circuit） 制造工藝是集成電路實現的手段，也是集成電路設計的基礎。如美國有 200多家、臺灣有 100多家這樣的設計公司。 ? PDK文件包括：工藝電路模擬用的 器件的 SPICE參數 ，版圖設計用的 層次定義 ， 設計規(guī)則 ， 晶體管、電阻、電容等元件和通孔（ VIA）、焊盤等基本結構的版圖 ，與設計工具關聯的 設計規(guī)則檢查（ DRC）、參數提?。?EXT）和版圖電路對照（ LVS）用的文件。 ? 一張掩模一方面對應于版圖設計中的一層的圖形，另一方面對應于芯片制作中的一道或多道工藝。 引言 7. 在建、籌建半導體廠家 2/1/2023 韓 良 8 國際微電子中心 集成電路設計原理 2/1/2023 韓 良 9 國際微電子中心 集成電路設計原理 ? FF(Fabless and Foundry)模式 ? 工業(yè)發(fā)達國家通過組織 無生產線 IC設計 的芯片計劃來促進集成電路設計的專業(yè)發(fā)展、人才培養(yǎng)、技術研究和中小企業(yè)產品開發(fā)，而取得成效。 ? 這種 芯片工程 通常由大學或研究所作為龍頭單位負責人員培訓、技術指導、版圖匯總、組織芯片的工藝實現，性能測試和封裝。 引言 9. 芯片工程與多項目晶圓計劃 2/1/2023 韓 良 12 國際微電子中心 集成電路設計原理 代工單位與其他單位關系圖 2/1/2023 韓 良 13 國際微電子中心 集成電路設計原理 集成電路制造工藝分類 1. 雙極型工藝（ bipolar） 2. MOS工藝 3. BiMOS工藝 2/1/2023 韓 良 14 國際微電子中心 集成電路設計原理 167。 本節(jié)介紹 PN結隔離工藝。 B PSub SiO2 光刻膠 N+埋層 N–epi P+ P+ P+ SiO2 N–epi P P N+ N+ N+ 鈍化層 N+ C E C E B pnp晶體管的影響 （第二章介紹） 2/1/2023 韓 良 27 國際微電子中心 集成電路設計原理 隔離的實現 +隔離擴散要擴穿外延層，與 p型襯底連通。 注：下次上課時需要交前一次課的作業(yè)，做為平時成績的一部分。 PSub N阱 2/1/2023 韓 良 48 國際微電子中心 集成電路設計原理 作業(yè) N阱硅柵 CMOS集成電路 制造工藝的主要流程，說明流程中需要哪些光刻掩膜版及其作用。 2/1/2023 韓 良 53 國際微電子中心 集成電路設計原理 雙極型工藝與 MOS工藝相結合，雙極型器件與 MOS型器件共存，適合數 /模電路。 制造 工藝簡介 2/1/2023 韓 良 50 國際微電子中心 集成電路設計原理 雙層多晶、多層金屬 CMOS工藝 雙層多晶： 易做多晶電容、多晶電阻、疊柵 MOS器件，適合 CMOS數 /模混合電路、EEPROM等 多層金屬： 便于布線，連線短，連線占面積小，適合大規(guī)模、高速 CMOS電路 2/1/2023 韓 良 51 國際微電子中心 集成電路設計原理 雙極型模擬集成電路工藝 磷穿透擴散： 減小串聯電阻 離子注入： 精確控制參雜濃度和結深 B PSub N+埋層 SiO2 光刻膠 P+ P+ P+ P P N+ N+ N+ N+ C E C E B 2/1/2023
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