第1章集成電路制造工藝(編輯修改稿)
2025-03-05 05:39 本頁面
【文章內(nèi)容簡介】 化 2/1/2023 韓 良 20 國際微電子中心 集成電路設(shè)計原理 工藝流程 （續(xù) 3） ?光刻磷擴散區(qū) ?磷擴散 ?氧化 PSub N+ N+ N N P+ P+ P+ P P 2/1/2023 韓 良 21 國際微電子中心 集成電路設(shè)計原理 工藝流程 （續(xù) 4） ?光刻引線孔 ?清潔表面 PSub N+ N+ N N P+ P+ P+ P P 2/1/2023 韓 良 22 國際微電子中心 集成電路設(shè)計原理 工藝流程 （續(xù) 5） ?蒸鍍金屬 ?反刻金屬 PSub N+ N+ N N P+ P+ P+ P P 2/1/2023 韓 良 23 國際微電子中心 集成電路設(shè)計原理 工藝流程 （續(xù) 6） ?鈍化 PSub N+ N+ N N P+ P+ P+ P P ?光刻鈍化窗口 ?后工序 2/1/2023 韓 良 24 國際微電子中心 集成電路設(shè)計原理 光刻掩膜版匯總 埋層區(qū) ?隔離墻 ?硼擴區(qū) ?磷擴區(qū) ?引線孔 ?金屬連線 ?鈍化窗口 GND Vi Vo VDD T R 2/1/2023 韓 良 25 國際微電子中心 集成電路設(shè)計原理 外延層電極的引出 歐姆接觸電極： 金屬與參雜濃度較低的外延層相接觸易形成整流接觸 （金半接觸勢壘二極管） 。因此， 外延層電極引出處應(yīng)增加濃擴散。 B PSub SiO2 光刻膠 N+埋層 N–epi P+ P+ P+ SiO2 N–epi P P N+ N+ N+ 鈍化層 N+ C E C E B 2/1/2023 韓 良 26 國際微電子中心 集成電路設(shè)計原理 埋層的作用 （集成電路中的各個電極均從上表面引出，外延層電阻率較大且路徑較長。 B PSub SiO2 光刻膠 N+埋層 N–epi P+ P+ P+ SiO2 N–epi P P N+ N+ N+ 鈍化層 N+ C E C E B pnp晶體管的影響 （第二章介紹） 2/1/2023 韓 良 27 國際微電子中心 集成電路設(shè)計原理 隔離的實現(xiàn) +隔離擴散要擴穿外延層，與 p型襯底連通。 因此，將 n型外延層分割成若干個“島” 。 2. P+隔離接電路最低電位， 使“島” 與“島” 之間形成兩個背靠背的反偏二極管。 N+ N+ Nepi P Nepi P PSub (GND) PSub (GND) PSub (GND) B PSub SiO2 光刻膠 N+埋層 N–epi SiO2 P+ P+ P+ SiO2 N–epi P P N+ N+ N+ N+ C E C E B 鈍化層 2/1/2023 韓 良 28 國際微電子中心 集成電路設(shè)計原理 作業(yè) 1 描述 PN結(jié)隔離雙極工藝的流程及光刻掩膜版的作用； 2 說明埋層的作用。 注：下次上課時需要交前一次課的作業(yè)，做為平時成績的一部分。不能代交！ 2/1/2023 韓 良 29 國際微電子中心 集成電路設(shè)計原理 167。 N阱硅柵 CMOS集成電路 制造 工藝 2/1/2023 韓 良 30 國際微電子中心 集成電路設(shè)計原理
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