【正文】 txd=txds。 else xt16:=xt16+1。039。 xt16:=00000。txds:=39。 then state =x_start。139。end transfer。use 。rbuf=rbufs。 else count:=count+1。state=r_center。r_ready=39。count:=0000。 end if。 —定義各個狀態(tài) signal state :states:=r_start。use 。elseclk_t= clk_t+1。signal clk_bit : std_logic。use 。 bclk:out std_logic)。 rbuf: out std_logic_vector(7 downto 0))。use 。致謝致 謝本文是在我的指導老師陳曉靜講師的悉心指導下完成的，從論文的選題到最后的定稿都凝聚著陳老師的心血。首先是解決問題的方式，在面臨的大量的信息中如何篩選出所需的信息，才是解決問題的關鍵。實現的UART設置了時鐘輸入clk ,復位輸入reset ,串行數據輸入rxd ,讀寫信號輸入rd 和wr、片選輸入cs、傳送數據位數選擇輸入a1 和 a0、定時器初值輸入count ,串行發(fā)送數據輸入txd ,接收寄存器狀態(tài)輸出rdfull 、發(fā)送寄存器狀態(tài)輸出tdempty 以及數據總線data。 ⑸、軟件設計。6 制作步驟 本課題的制作是分這幾個步驟完成的： ⑴、查閱大量的資料，完成開題報告。狀態(tài)機送完停止位后回到X_IDLE狀態(tài)，并等待另一個數據幀的發(fā)送命令。當XMIT_CMD_P=‘1’，狀態(tài)機轉入X_START,準備發(fā)送起始位。圖14 UART接收器的模塊圖UART接收器的仿真波形結果Bclkr：波特率時鐘信號周期Resetr：復位信號Rxdr:電平觸發(fā)信號，從邏輯1變?yōu)檫壿?R_ready:數據幀Rbuf：并行數據圖15 UART接收器的仿真波形UART發(fā)送器模塊: 發(fā)送器只要每隔16個bclk周期輸出一個數據即可，次序遵循第一位是起始位，第8位是停止位。在本狀態(tài)，就是由起始位求出每位的中點，通過對bclk的個數進行計數（RCNT16），但計數值不是想當然的“1000”，要考慮經過一個狀態(tài)，也即經過了一個bclk周期，所希望得到的是在采樣時1/2位。波特率發(fā)生器模塊圖如下所示圖11 波特率發(fā)生器模塊圖波特率發(fā)生器的仿真結果如圖：Clk：時鐘信號周期Resetb：復位信號Bclk：輸出波特率時鐘信號周期圖12 波特率發(fā)生器的仿真波形UART接收器模塊: 由于串行數據幀和接收時鐘是異步的，由邏輯1轉為邏輯0可以被視為一個數據幀的起始位。RS232（DB9）接口定義圖8 接口說明1 DCD 載波檢測 　　2 RXD 接收數據 3 TXD 發(fā)送數據 　　4 DTR 數據終端準備好 　　5 SG 信號地 　　6 DSR 數據準備好 　　7 RTS 請求發(fā)送 8 CTS 允許發(fā)送 9 RI 振鈴提示 系統(tǒng)硬件框圖FPGAAS下載方式 JTAG接口MAX232PC終端電源時鐘晶振圖9 系統(tǒng)硬件圖 主要組成電路分析本系統(tǒng)設計目標主要包括兩個部分：FPGA模塊、電平轉換模塊。 　　RTS DTE請求DCE發(fā)送（Request To Send）。 　　上述控制信號線何時有效，何時無效的順序表示了接口信號的傳送過程。在全雙工系統(tǒng)中，因配置雙向通道，故不需要RTS/CTS聯(lián)絡信號，使其變高。 　　數據終端準備好(Data terminal readyDTR)——有效時（ON）狀態(tài)，表明數據終端可以使用。15腳GND、16腳VCC（+5v）。由6腳和4只電容構成。在Nios II開發(fā)過程中，JTAG更是起著舉足輕重的作用，因為通過JTAG接口，開發(fā)人員不僅可以對Nios II系統(tǒng)進行在線仿真調試，而且還可以下載代碼或用戶數據到CFI Flash中。 串行ADC和串行DAC模塊。 1602字符型液晶點陣。所以，不管從性能上而言，還是從系統(tǒng)靈活性上而言，它都會成為我們的好幫手?！?（2）VHDL豐富的仿真語句和庫函數，使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬。處理由鍵盤或鼠標發(fā)出的中斷信號（鍵盤和鼠標也是串行設備）。（4）用modelsim仿真總結2 UART原理介紹 UART結構和工作原理UART:Universal Asynchronous Receiver/Transmitter，通用異步接收/發(fā)送裝置，UART是一個并行輸入成為串行輸出的芯片，通常集成在主板上，多數是16550AFN芯片。UART允許在串行鏈路上進行全雙工的通信。加電時，FPGA芯片將EPROM中數據讀入片內編程RAM中，配置完成后，FPGA進入工作狀態(tài)。4）FPGA是ASIC電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。在嵌入式系統(tǒng)中，嵌入式CPU往往要通過各種串行數據總線與“外界”進行通信。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路(VLSIC，幾萬門以上)以及許多具有特定功能的專用集成電路。本設計對于深入理解串口的工作原理和理解FPGA的工作流程具有啟示意義，并通過設計的過程FPGA的應用能力和系統(tǒng)綜合設計能力將得到加強。 通用異步收發(fā)器(Universal Asychronous Receiver Transmitter，UART)是雷達中常用的器件類型，多用于全機監(jiān)測、指令發(fā)送接收、狀態(tài)傳遞、鍵盤顯示操作以及控制等等。 FPGA的基本特點主要有：1）采用FPGA設計ASIC電路，用戶不需要投片生產，就能得到合用的芯片。目前FPGA的品種很多，有XILINX的XC系列，TI公司的TPC系列、ALTERA公司的FIEX系等。因此，FPGA的使用非常靈活。本文設計一利用FPGA實現的通用異步收發(fā)器UART，能實現與PC機之間的串口通信。將計算機外部來的串行數據轉換為字節(jié)，供計算機內部使用并行數據的器件使用。． 圖2 UART數據帖格式 UART工作原理UART 接收器在工作時,信號檢測器一直監(jiān)視RxD 線上的電平,當RxD 線上出現低電平時, 通知串行接收控制器有數據需要接收,此時接收控制器啟動移位寄存器、波特率發(fā)生器和數據位計數器. 在波特率時鐘的驅動下移位寄存器將RxD 線上的電平值依次移入內部寄存器,當計數器的計數值達到10 時表示一幀數據接收完成,這時接收控制器產生數據接收完成中斷,并從接收的數據幀中提取出數據并鎖存,供后續(xù)模塊使用.U ART 發(fā)送器在工作時,發(fā)送信號檢測器一直監(jiān)視發(fā)送請求信號是否有效, 若檢測發(fā)送請求信號有效,則發(fā)送信號檢測器停止接收發(fā)送請求. 發(fā)送請求信號傳到串行發(fā)送控制器后, 控制器啟動發(fā)送移位寄存器、波特率發(fā)生器和數據位計數器, 在波特率時鐘的驅動下, 發(fā)送移位寄存器先發(fā)送一位起始位( 邏輯0) , 然后將待發(fā)送的并行數據從最低位開始逐位發(fā)出,數據發(fā)送完后, 再發(fā)送一位停止位( 邏輯1)。而MAX232芯片是美信公司專門為電腦的RS232標準串口設計的單電源電平轉換芯片，所以電平轉換部分就是用MAX232實現的。上述的這些資源模塊既可以滿足初學者入門的要求，也可以滿足開發(fā)人員進行二次開發(fā)的要求。 基于SPI或IIC接口的音頻CODEC模塊。1 一個SD卡接口模塊。有源晶振的輸出端與FPGA的IO接口對應關系如表2所示。 　　8腳（R2IN）、9腳（R2OUT）、10腳（T2IN）、7腳（T2OUT）為第二數據通道。隨著設備的不斷改進，出現了代替DB25的DB9接口，現在都把RS232接口叫做DB9。 　　允許發(fā)送（Clear to sendCTS）——用來表示DCE準備好接收DTE發(fā)來的數據，是對請求發(fā)送信號RTS的響應信號。 　　（2）數據發(fā)送與接收線： 　　發(fā)送數據(Transmitted dataTxD)——通過TxD終端將串行數據發(fā)送到MODEM，(DTE→DCE)。 　　1個信號地線：SG。 　?。?）傳輸速率較低，在異步傳輸時，波特率≤20Kbps?？梢愿鶕o定的系統(tǒng)時鐘（晶振時鐘）和要求的波特率算出波特率分頻因子，算出的波特率分頻器的分頻數。在此狀態(tài)，狀態(tài)機一直在等待RXD的電平跳轉，從邏輯1變?yōu)檫壿?，即起始位，這意味著新的一幀UART數據幀的開始，一旦起始位被確定，狀態(tài)機將轉入R_CENTER狀態(tài)。在本設計中默認為8，即對應的UART工作在8位數據位、無校驗位格式。在這個狀態(tài)中，UART的發(fā)送器一直在等待一個數據幀發(fā)送命令XMIT_CMD。 X_SHIFT 狀態(tài)：當狀態(tài)機處于這一狀態(tài)時，實現待發(fā)數器的并串轉換。5 系統(tǒng)軟件設計軟件設計概述：本設計使用的軟件主要是ModelSim SE II 兩個軟件，用Quartus II ﹑畫頂層原理圖和生成子模塊圖。⑶、硬件設計。結束語7 總結本文對以FPGA為核心實現UART與PC機之間的串口通信的整體結構、 性能功用及各組成模塊的設計方法都做了較為詳細的研究。首先得學習軟件的安裝和使用，尤其在編譯成功后的仿真波形的測試。（6） ：機械工業(yè)出版社，2003最后，謹向所有關心、幫助和支持過我的老師、同學和家人們表示衷心的感謝！附錄1附錄附錄2