【正文】 附錄33 主要程序（1）主程序library ieee。 —接收數(shù)據(jù)緩沖end top。 txd_done:out std_logic)。 u3:transfer port map(bclkt=b,resett=reset,xmit_cmd_p=xmit_cmd_p_in,txdbuf=txdbuf_in, txd=txd_out,txd_done=txd_done_out)。 bclk: out std_logic)。039。end cc。 rbuf:out std_logic_vector(7 downto 0))。039。begin if resetr =39。039。 then if count =0100 then state =r_wait 。 else state =r_sample 。state=r_wait。end process。 —定義輸入輸出信號 txdbuf:in std_logic_vector(7 downto 0):=11001010?！x中間變量 variable xbitt :integer:=0。139。 when x_start= —狀態(tài)2，發(fā)送信號至起始位 if xt16=01111 then state =x_wait。xbitt:=0。xbitt:=xbitt+1。 end if。 when others=state =x_idle。 。state=x_stop。 else xt16:=xt16。 end if。 end if 。 else state =x_idle 。039。 signal tt :integer:=0。entity transfer is generic (framlent :integer :=8)。 end case。when r_sample=rbufs(rt):=rxd_sync。 end if。 when r_center= —狀態(tài)2，求出每位的中點 if rxd_sync =39。 then state=r_center?！x中間變量 variable rt: integer:=0。039。 port(bclkr,resetr,rxdr:in std_logic。end process。) thenclk_t=0000。entity last isport (resetb : in std_logic。 begin u1:baud port map(clk=clk32mhz,resetb=reset,bclk=b)。 txdbuf:std_logic_vector(7 downto 0)。 txdbuf_in :in std_logic_vector(7 downto 0)。當(dāng)我在學(xué)習(xí)生活中遇到一些問題和煩惱時，是他們給予我及時的幫助和熱心的鼓勵，我會加倍珍惜同學(xué)之間的這種友誼。附錄2參考文獻（1）陳永剛 ．基于FPGA的通用異步收發(fā)器的設(shè)計 蘭州交通大學(xué)學(xué)報2010年2月（2）王敬美．基于FPGA和UART的數(shù)據(jù)采集器設(shè)計 電子器件 2009年4月（3）方喜波．基于FPGA串口通訊開發(fā) 計算機與信息技術(shù)（4） ,2005在這次畢業(yè)設(shè)計中使我對FPGA技術(shù)有了進一步的認識，F(xiàn)PGA技術(shù)注重培養(yǎng)學(xué)生的自主創(chuàng)新的意識和能力，側(cè)重使用電子系統(tǒng)的設(shè)計。編寫完程序后，要編譯，編譯通過后生成VHDL文件。 ⑵、確定方案。該模塊的作用就是實現(xiàn)電平轉(zhuǎn)換后于PC機相連。XCNT16是bclk的計數(shù)器。 此狀態(tài)機一共有5個狀態(tài)：X_IDLE(空閑)、X_START(起始位)、X_WAIT（移位等待）、X_SHIFT(移位)和X_STOP(停止位)。圖13 UART接收器的接收狀態(tài)機注：狀態(tài)機一共有5個狀態(tài)：R_START（等待起始位）、R_CENTER（求中點）、R_WAIT（等待采樣）、R_SAMPLE（采樣）和R_STOP（停止位接收）。如果起始位的確是16個bclk周期長，那么接下來的數(shù)據(jù)將在每個位的中點處被采樣。下圖為FPGA的頂層原理圖。 　　RI 振鈴信號（Ringing），當(dāng)DCE收到對方的DCE設(shè)備送來的振鈴呼叫信號時，使該信號有效，通知DTE已被呼叫。這種順序的規(guī)定對半雙工的通信線路特別有用，因為半雙工的通信才能確定DCE已由接收方向改為發(fā)送方向，這時線路才能開始發(fā)送。此線也叫做數(shù)據(jù)載波檢出(Data Carrier dectectionDCD）線。 　　請求發(fā)送(Request to sendRTS)——用來表示DTE請求DCE發(fā)送數(shù)據(jù)，即當(dāng)終端要發(fā)送數(shù)據(jù)時，使該信號有效（ON狀態(tài)），向MODEM請求發(fā)送。它的全名是“數(shù)據(jù)終端設(shè)備（DTE）和數(shù)據(jù)通訊設(shè)備（DCE）之間串行二進制數(shù)據(jù)交換接口技術(shù)標(biāo)準(zhǔn)”。由11114腳構(gòu)成兩個數(shù)據(jù)通道。晶振核心板上提供了高精度、高穩(wěn)定性50MHz的有源晶振，晶振所輸出的脈沖信號直接與FPGA的時鐘輸入引腳相連。1 8位動態(tài)七段碼管LED顯示。 1個標(biāo)準(zhǔn)串行接口。同時，系統(tǒng)還可以根據(jù)用戶不同的設(shè)計需求來更換其它不同系列的核心板，如： EP1CEP2CEP3C25等。（4）VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進行獨立的設(shè)計。 字符的同步由起始位和停止位來實現(xiàn)。有一點要注意的是，它提供了RS232C數(shù)據(jù)終端設(shè)備接口，這樣計算機就可以和調(diào)制解調(diào)器或其它使用RS232C接口的串行設(shè)備通信了?；蛘咴O(shè)計上用到了FPGA/CPLD器件，那么我們就可以將所需要的UART功能集成到FPGA內(nèi)部。當(dāng)需要修改FPGA功能時，只需換一片EPROM即可。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 通用異步收發(fā)器(Universal Asynchronous Receiver/Transmitter）, 簡稱為UART ) 由于具有數(shù)據(jù)通信時需要的連線少, 具有相關(guān)工業(yè)標(biāo)準(zhǔn)提供的標(biāo)準(zhǔn)的接口電平規(guī)范等優(yōu)點, 在工業(yè)控制領(lǐng)域被廣泛采用. 近年來, 隨著FPGA/ CPLD 器件在控制領(lǐng)域的廣泛使用, 開發(fā)嵌于FPGA/ CPLD 器件內(nèi)部的通用異步收發(fā)器, 以實現(xiàn)FPGA/ CPLD 開發(fā)系統(tǒng)與PC 機之間的數(shù)據(jù)通信引起了FPGA / CPLD 領(lǐng)域研究人員的關(guān)注. 為此,本設(shè)計基于FPGA 器件設(shè)計了符合RS 232 標(biāo)準(zhǔn)的U ART , 便于實現(xiàn)FPGA/CPLD開發(fā)系統(tǒng)與PC 機之間的串口數(shù)據(jù)交換。目錄基于FPGA的串口設(shè)計目 錄前 言 11 引言 1 課題來源 1 課題研究的研究背景 1 國內(nèi)外的發(fā)展現(xiàn)狀、發(fā)展趨勢及存在的主要問題 2 課題研究的指導(dǎo)思想與技術(shù)路線 3 基于FPGA串口設(shè)計的技術(shù)要求 42 UART原理介紹 5 53 方案選擇 6 設(shè)計語言的選擇 6 電平轉(zhuǎn)換方式的選擇 7 FPGA核心芯片的選擇 74 系統(tǒng)硬件設(shè)計 9 器件芯片介紹 9 系統(tǒng)硬件框圖 14 主要組成電路分析 14 總電路圖設(shè)計 175 系統(tǒng)軟件設(shè)計 17 主程序流程圖 17 中斷子程序流程圖 19 DDS控制軟件設(shè)計 19 AD7886 軟件驅(qū)動設(shè)計 20 系統(tǒng)源程序 216 制作位移測量裝置的步驟 217 總結(jié) 22參考文獻 23致 謝 24附錄1 25附錄2 26附錄3 27前言前 言隨著FPGA/CPLD器件在控制領(lǐng)域的廣泛使用，開發(fā)嵌于FPGA/CPLD器件內(nèi)部的通用異步收發(fā)器，以實現(xiàn)FPGA/CPLD開發(fā)系統(tǒng)與PC機之間的數(shù)據(jù)通信是很有實際意義的。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計周期盡可能短，最好是在實驗室里就能設(shè)計出合適的ASIC芯片，并且立即投入實際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件(FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。 FPGA是英文 Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。如8250、825NS16450等芯片都是常見的UART器件，這類芯片已經(jīng)相當(dāng)復(fù)雜，有的含有許多輔助的模塊（如FIFO），有時我們不需要使用完整的UART的功能和這些輔助功能。 　　UART是用于控制計算機與串行設(shè)備的芯片。圖1 UART數(shù)據(jù)傳輸結(jié)構(gòu)圖 UART 幀的格式UART 幀的格式包括線路空閑狀態(tài)（idle，高電平有效）、起