【正文】 工學(xué)院畢業(yè)設(shè)計(jì) 18 第 4 章 硬件 電路設(shè)計(jì) ４ .1 FPGA 主控電路 這一單元是由 FPGA 實(shí)現(xiàn)的。頻率控制字 K 決定了相應(yīng)的相位增量，相位累加器則不斷對(duì)該相位增量進(jìn)行線性累加，當(dāng)相位累加器積滿量時(shí)就會(huì)產(chǎn)生一次溢出，從而完成一個(gè)周期性的動(dòng)作，這個(gè)動(dòng)作周期即是 DDS 合成信號(hào)的 一個(gè)頻率周期。 湖南工學(xué)院畢業(yè)設(shè)計(jì) 21 162采用標(biāo)準(zhǔn)的 14腳接口 ,其中 : 第 1腳： VSS為地電源 第 2腳： VDD接 5V正電源 第 3腳： V0為液晶顯示器對(duì) 比度調(diào)整端 ,接正電源時(shí)對(duì)比度最弱 ,接地電源時(shí)對(duì)比度最高 ,對(duì)比度過(guò)高時(shí)會(huì)產(chǎn)生 “ 鬼影 ”, 使用時(shí)可以通過(guò)一個(gè) 10K的電位器調(diào)整對(duì)比度 第 4腳： RS為寄存器選擇 ,高電平時(shí)選擇數(shù)據(jù)寄存器、低電平時(shí)選擇指令寄存器。 D：控制整體顯示的開(kāi)與關(guān) ,高電平表示開(kāi)顯示 ,低電平表示關(guān)顯示 C：控制光標(biāo)的開(kāi)與關(guān) ,高電平表示有光標(biāo) ,低電平表示無(wú)光標(biāo) B：控制光標(biāo)是否閃爍 ,高電平閃爍 ,低電平不閃爍 指令 5：光標(biāo)或顯示移位 S/C：高電平時(shí)移動(dòng)顯示的文字 ,低電平時(shí)移動(dòng)光標(biāo) 指令 6：功能設(shè)置命令 DL：高電平時(shí)為 4位總線 ,低電平時(shí)為 8位總線 N：低電平時(shí)為單行顯示 ,高電平時(shí)雙行顯示 F: 低電平時(shí)顯示 5x7的點(diǎn)陣字符 ,高電平時(shí)顯示 5x10的點(diǎn)陣字符 指令 7：字符發(fā)生器 RAM地址設(shè)置 湖南工學(xué)院畢業(yè)設(shè)計(jì) 22 指令 8： DDRAM地址設(shè)置 指令 9：讀忙信號(hào)和光標(biāo)地址 BF：為忙標(biāo)志位 ,高電平表示忙 ,此時(shí)模塊不能接收命令或者數(shù)據(jù) ,如果為低電平表示不忙。 圖 ４ .５ 二階有源濾波 電路 湖南工學(xué)院畢業(yè)設(shè)計(jì) 24 第 5 章 軟件設(shè)計(jì) VHDL 程序設(shè)計(jì) 系統(tǒng)軟件的主要任務(wù)是：將 送入 的 頻率、相位差控制字， 控制輸出波形種類進(jìn)行處理得到三種不同的波型，頻率和相位差。 然后是主程序的設(shè)計(jì)，為了將 32 位的頻率字和 8位的相位字送到 FPGA 中，以及能得到不同的波型。相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位。 湖南工學(xué)院畢業(yè)設(shè)計(jì) 29 圖 主程序波形圖 2 湖南工學(xué)院畢業(yè)設(shè)計(jì) 30 第 7 章 系統(tǒng)調(diào)試 及 誤差分析 系統(tǒng)調(diào) 試 調(diào) 試儀器如表 表 測(cè)試使用的儀器設(shè)備 序號(hào) 名稱、型號(hào)、規(guī)格 數(shù)量 備注 1 頻率發(fā)生器： GFG8216A 1 南京無(wú)線電儀器廠 2 YB4365 雙蹤示波器 1 江蘇揚(yáng)中電子儀器廠 3 UNIT數(shù)字萬(wàn)用表 1 勝利公司 4 直流電壓源 DF1731SC2A 1 寧波中策電子有限公司 波形輸出圖如圖 所示。由于輸出波形是通過(guò)一系列有限的離散采樣點(diǎn)表示的，這就不可進(jìn)免地引入了相位誤差，增加采樣點(diǎn)數(shù)可以減少這種誤差。盡管上述誤差是不可避免的，但是合理地選取各器件參數(shù)，選擇紋波較小的電源，合適的 D/A 變換器，并通過(guò)低通濾波器來(lái)平滑階梯波， 最后所得到的波形基本可以滿足題目的 要求。感謝 雷 老師在設(shè)計(jì)過(guò)程中給予的無(wú)微不至的關(guān)懷和照顧，設(shè)計(jì)的完 成凝結(jié)了老師的心血和汗水。在以后的工作中，我會(huì)更加的努力，向著自己的目標(biāo)前進(jìn)。也開(kāi)始思考自己的人生，開(kāi)始對(duì)自己的人生進(jìn)行規(guī)劃。在整個(gè)設(shè)計(jì)和制作的過(guò)程中，我遇到了各種難題 ,通過(guò)查閱資料 ,問(wèn)題一步步地得到了解決 ,同時(shí)我也深刻體會(huì)到了所學(xué)理論知識(shí)的重要性 ,以及理論知識(shí)與實(shí)際操作相結(jié)合的重要性。為減弱這種噪聲，一方面，我們可以選擇紋波小的電源；另一方面，可以通過(guò)電源退耦以減小其影響。該誤差是 DDS 輸出雜散的主要原因。 圖 主程序波形圖 1 主程序波形圖 2 圖 是主程序波形圖 2。 圖 總 程序流程圖 子程序流程圖 子 程 序 流程圖包括判鍵流程圖和 D/A轉(zhuǎn)換流程圖。然后在MAX+BLUS 軟件中定制一個(gè)數(shù)據(jù)位寬和地址位寬為 8 位的 LMP_ROM。 其電路如圖４ .4 湖南工學(xué)院畢業(yè)設(shè)計(jì) 23 圖 ４ .４ 數(shù)模轉(zhuǎn)換電路 濾波電路 濾波電路采用二階巴特沃茲低通濾波，截止頻率 f=1/2π 111111 CRCR = ,用 multisim 仿真可以得到截至頻率為 ,200k 內(nèi)波形幅度平緩，可以滿足電路的需要。（說(shuō)明： 1為高電平、 0為低電平 ） 指令 1：清顯示 ,指令碼 01H,光標(biāo)復(fù)位到地址 00H位置 指令 2：光標(biāo)復(fù)位 ,光標(biāo)返回到地址 00H 指令 3：光標(biāo)和顯示模式設(shè)置 I/D：光標(biāo)移動(dòng)方向 ,高電平右移 ,低電平左移 S:屏幕上所有文字是否左移或者右移。 圖 ４ .3 FPGA電路 顯示單元電路 液 晶顯示器以其微功耗、體積小、顯示內(nèi)容豐富、超薄輕巧的諸多優(yōu)點(diǎn) ,在袖珍式儀表和低功耗應(yīng)用系統(tǒng)中得到越來(lái)越廣泛的應(yīng)用。相位寄存器的輸出與加法器的一個(gè)輸入端在內(nèi)部相連，加法器的另一個(gè)輸入端是外部輸入的頻率控制字K。 （ 7） 其它性能 DDS 的其它性能指標(biāo)有易控性、集成度、體積、功耗、穩(wěn)定可靠性以及性價(jià)比。 DDS 還可靈活輸出多相波形，只需設(shè)計(jì)同 樣的查找表，改變其尋址的起始位置，即可輸出多相相位差可編程控制的波形。而在現(xiàn)代數(shù)字電路，數(shù)據(jù)傳輸延時(shí)為 ns 級(jí)的頻率轉(zhuǎn)換時(shí)間極為短暫。由 DDS 最低合成頻率接近零頻知，其頻率分辨率可達(dá)到零頻。 圖 DA輸出波形 以上為了原理論述簡(jiǎn)便，將輸出波形幅度歸一化為 1，并令初試相位為 0，但實(shí)際中，需要 控制輸出波形的幅度，這樣就需要進(jìn)行幅度控制， 在多路輸出時(shí)還要對(duì)各路輸出的相位差進(jìn)行控制 。若采用軟件實(shí)現(xiàn)，可調(diào)用高級(jí)語(yǔ)言函數(shù)庫(kù)，得到量化的波形數(shù)據(jù)。 下面以正弦信號(hào)波形輸出為例說(shuō)明 DDS 的基本原理。因此，為了取出主頻 0f ，必須在 D/A 轉(zhuǎn)換器的輸出端接入截止頻率為 cf /2 的低通濾波器。由于波形存儲(chǔ)器中的不同波形是分塊存儲(chǔ)的，所以當(dāng)小型控制字改變時(shí)，波形存儲(chǔ)器的輸入為改變相位后的地址與波形控制字 W（波形地址）之和，從而使最后輸出技術(shù)的信號(hào)產(chǎn)生相移。 （ 2）累加器 相位累加器由 N位加法器與 N位寄存器級(jí)聯(lián)構(gòu)成。相位累加器在時(shí)鐘 cf 的控制下以步長(zhǎng) K作累加，輸出的 N 位二進(jìn)制碼與相位控制字 P、波形控制字 W 相加后作為波形 ROM 的地址，對(duì)波形 ROM 進(jìn)行尋址，波形 ROM 輸出 D 位的幅度碼 S（ n）經(jīng) D/A 轉(zhuǎn)換器變成階梯波 S（ t），再經(jīng)過(guò)低通濾波器平滑后就可以得到合成的信號(hào)波形。由于這些數(shù)據(jù)為數(shù)字量，故再經(jīng) D/A 轉(zhuǎn)換電路將其轉(zhuǎn)換為模擬量，通過(guò)低通濾波器濾除階梯即可輸出滿足要求的波形 。 方案二 ：采用 RC 低通濾波器。S； COMS 工藝，功耗 20mW。 其優(yōu)點(diǎn)就不然而喻。 方案一 ：使用液晶顯示屏顯示頻率，幅度和相位以及波的形狀。這種方法是硬件電路簡(jiǎn)單，用通用的單片機(jī)最小系統(tǒng)板和一般的 D/A 轉(zhuǎn)換器就可以完成?？删幊踢壿嬈骷云渌俣雀摺⒁?guī)模 大、在線 可編程，以及有強(qiáng)大 EDA 軟件支持等特性，十分適合實(shí)現(xiàn) DDS 技術(shù)。 AD 公司的 DDS 系列產(chǎn)品以其較高的性能價(jià)格比，目前取得了極為廣泛的應(yīng)用。應(yīng)用模擬鎖相環(huán)，可將基準(zhǔn)頻率倍頻，或分頻得到所需的頻率，且調(diào)節(jié)精度可以做到相當(dāng)高、穩(wěn)定性也比較好。通過(guò)對(duì)它的設(shè)計(jì)，我們的能力可以得到很大的提高，這樣就很利于我們今后自身的發(fā)展。由單片機(jī)構(gòu)成的應(yīng)用系統(tǒng)有有體積小、功耗低控制功能強(qiáng)的特點(diǎn)，它用利于產(chǎn)品的小型化、多功能化和智能化 ， 還有助與提高儀表的精度和準(zhǔn)確度，簡(jiǎn)化結(jié)構(gòu)、減小體積與重量，便于攜帶與使用，降低成本，增強(qiáng)抗干擾能力，便于增加顯示、報(bào)警和診斷功能。 90 年代后期，出現(xiàn)了以高級(jí)語(yǔ)言描述、系統(tǒng)級(jí)仿真和綜合技術(shù)為特征的第三代 EDA 工具，極大地提高了系統(tǒng)設(shè)計(jì)的效率，使廣大的電子設(shè)計(jì)師開(kāi)始實(shí)現(xiàn)“概念驅(qū)動(dòng)工程”的夢(mèng)想。但隨著科技的發(fā)展，它的功能也得到了增強(qiáng)，成為 最普通、最基本的，也是應(yīng)用最廣泛的電子儀器之一，幾乎所有的電參量的測(cè)量都需要用到多功能信號(hào)發(fā)生器。同時(shí)對(duì)三種波形進(jìn)行編輯。 方案三 ：采用直接數(shù)字頻率合成，用 FPGA 器件作為核心控制部件，精度高穩(wěn)定性好，得到波形平滑，特別是由于 FPGA 的高速度，能實(shí)現(xiàn)較高頻率的波形。 ML2035 生成的頻率較低（ 0～ 25kHz），一般應(yīng)用于一些需產(chǎn)生的頻率為工頻和音頻的場(chǎng)合。 Altera 的 PLD 具有高性能、高集成度和高性價(jià)比的優(yōu)點(diǎn)，此外它還提供了功能全面的開(kāi)發(fā)工具和豐富的 IP 核、宏功能外它還提供了功能全面的開(kāi)發(fā)工具和豐富的 IP 核、宏功能庫(kù)等，因此 Altera 的產(chǎn)品獲得了廣泛的應(yīng)用。由于 FPGA 是一種高密可編程邏輯 器件，可以滿足題目的要求。 數(shù)碼管是采用 BCD 編碼顯示數(shù)字，程序編譯容易，資源占用較少，但是顯示的字符較少，且不能顯示漢字。 綜上來(lái)看 ADV7215是中性能比較優(yōu)越的 DAC芯片，但其價(jià)格較 DAC0832要高，我們的設(shè)計(jì)中所需求的 DAC 芯片新能要求， DAC0832 已經(jīng)可以達(dá)到，而且 DAC0832是我們用的較多的的一種 DAC 芯片，對(duì)于它的用法比較熟悉。它是由倒 T型 R－ 2R電阻網(wǎng)絡(luò)、模擬開(kāi)關(guān)、運(yùn)算放大器和參考電壓 VREF四部分組成。 總體設(shè)計(jì)方框圖 本系統(tǒng)分為五大部分： FPGA 主控電路， 液晶顯示，鍵盤(pán)控制，數(shù)模轉(zhuǎn)換，低通濾波電路。開(kāi)發(fā)語(yǔ)言用 VHDL。 K被稱為頻率控制字，也叫相位增量。這樣，相位累加器在時(shí)鐘的作用下，進(jìn)行相位累加。 相位 — 幅值變換原理圖如下圖 所示：