【正文】 如果將這個(gè)數(shù)字時(shí)鐘應(yīng)用于現(xiàn)實(shí)生活中，還存在些許的問(wèn)題。 通過(guò)在網(wǎng)絡(luò)資源和書(shū)籍的學(xué)習(xí)正確的改善了這個(gè)問(wèn)題。 確定將未使用的引腳設(shè)置為三態(tài)輸入 ，否則 可能會(huì)損壞芯片 。將需要顯示的內(nèi)容編寫(xiě)在程序內(nèi)，單獨(dú)得進(jìn)行仿真。檢查方面主要包括： （ 1） PC 機(jī)的接口和核心板上的 JTAG 下載口是否連接正確； （ 2） 蜂鳴器的電路是否為通路； （ 3）檢查接地、電源線(xiàn)是否連接正確； （ 4）用示波器檢測(cè)核心板的各個(gè)引腳是否有信號(hào)輸出； （ 5） LED 七段數(shù)碼管顯示正常。 //顯示 default:seg_r = 839。h8:seg_r = 839。h92。 //顯示 2 浙江理工大 學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 29 439。h0:seg_r = 839。b11011111。 //選擇第三個(gè)數(shù)碼管顯示 339。d0:dig_r = 839。ha。d10:disp_dat = 439。d6:disp_dat = clktime[19:16]。 //顯示 439。正常時(shí)間情況、鬧鐘設(shè)定以及查看鬧鐘所設(shè)定好的時(shí)間都是同樣的原理，當(dāng)他們被按下數(shù)碼管會(huì)顯示對(duì)應(yīng)的模式相應(yīng)的數(shù)字。(clktime[23:0]+10 =hour[23:0])) //鬧鈴過(guò)一點(diǎn)時(shí)間，自動(dòng)關(guān)閉。h2f74。h8637。 //中音 1 的分頻系數(shù)值 439。h2:beep_count_end = 1639。 //計(jì)數(shù)器清零 beep_r = ~beep_r。 當(dāng)鬧鐘設(shè)定鍵被按下，響起的蜂鳴聲會(huì)被屏蔽。 當(dāng)時(shí)間（ hour[23:0]）等于設(shè)定的鬧鐘時(shí)間（ clktime[23:0]）時(shí)，鬧鐘觸發(fā)時(shí)，播放嘀嘀嘀報(bào)警聲，鬧鐘會(huì)響 10 秒的時(shí)間(clktime[23:0]+10 =hour[23:0])。 dout3 = dout2。仿真的結(jié)果達(dá)到預(yù)期，通過(guò)。h0。b1。h6) //加到 6，復(fù)位 begin hour[7:4] = 439。 //時(shí)間計(jì)算及校準(zhǔn)部分 always (negedge sec)//計(jì)時(shí)處理 begin hour[3:0] = hour[3:0] + 139。觸發(fā) clk1 跳變，使得 count1 加一， count1 累加到 499 的時(shí)候，下一個(gè)數(shù)據(jù)為 0，共技術(shù) 500 個(gè)值。 //計(jì)數(shù)器清零 clk1 = ~clk1。考慮到仿真的需要，模塊中間生成1 個(gè) 1kHz 的時(shí)鐘信號(hào)。 //蜂鳴器截止寄存器 reg clktime_en = 139。b11111。h235956。 // 數(shù)碼管段輸出引腳 output beep。 整體信號(hào)定義 對(duì)整個(gè)模塊進(jìn)行信號(hào)定義。若把 JP7 斷開(kāi)， Q4 截止，蜂鳴器停止蜂鳴。 浙江理工大 學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 17 鍵盤(pán)控制電路 鍵盤(pán)控制電路要實(shí)現(xiàn)時(shí)鐘系統(tǒng)調(diào)時(shí)的 功能和鬧鈴開(kāi)關(guān)的功能。 圖 系統(tǒng)時(shí)鐘電路圖 顯示電路 由于本設(shè)計(jì)需要顯示時(shí)間信息包括：時(shí)、分、秒 ， 顯所以采用 主板上七段數(shù)碼管 顯示 電路 與系統(tǒng)連接實(shí)現(xiàn)顯示模塊的功能。 核心板包含一個(gè) 48MHz 的有源晶振作為系統(tǒng)的時(shí)鐘源。Quartus II 軟件在編譯時(shí)會(huì)自動(dòng)生成用于 JTAG 配置的 .sof 文件。 （ 1） 核心板的硬件資源 核心板采用 4 層板精心設(shè)計(jì)，采用 120 針接口。 ? Verilog HDL 還具有內(nèi)置邏輯 函數(shù)，例如 amp。 ? 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開(kāi)關(guān)級(jí)、門(mén)級(jí)、寄存器傳送級(jí)（ RTL）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。 ? Verilog HDL 中有兩類(lèi)數(shù)據(jù)類(lèi)型：線(xiàn)網(wǎng)數(shù)據(jù)類(lèi)型和寄存器數(shù)據(jù)類(lèi)型。當(dāng)然 ,完整的硬件描述語(yǔ)言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。 Verilog HDL 語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu) 組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。 （ 10）【 powerplay power analyzer tool】選項(xiàng)： PowerPlay 功耗分析工具。 （ 2）【 Start Compilation】選項(xiàng)：開(kāi)始完全編譯過(guò)程，這里包括分析與綜合、適 配、裝配文件、定時(shí)分析、網(wǎng)表文件提取等過(guò)程。使用此工具可以對(duì)工程進(jìn)行綜合、仿真、時(shí)序分析，等等。對(duì)話(huà)框中第一行表示工程所在的工作庫(kù)文件夾，第二行表示此項(xiàng)工程的工程名，第三行表示頂層文件的實(shí)體名，一般與工程名相同。 第五章對(duì)全文的總結(jié)，對(duì)本系統(tǒng)功能實(shí)現(xiàn)以及制作 過(guò)程中需要注意的方面，及整個(gè)系統(tǒng)軟件編寫(xiě)中所吸取的經(jīng)驗(yàn)教訓(xùn)進(jìn)行論述，同時(shí)，也對(duì)整個(gè)研究應(yīng)用進(jìn)行展望。第二次革命是石英晶體振蕩器的應(yīng)用，發(fā)明了走時(shí)精度更高的石英電子鐘表，使鐘表的走時(shí)月差從分級(jí)縮小到秒級(jí)。設(shè)計(jì)采用 FPGA 現(xiàn)場(chǎng)可編程技術(shù)，運(yùn)用自頂向下的設(shè)計(jì)思想設(shè)計(jì)電子鐘。 本設(shè)計(jì)采用 EDA 技術(shù)，以硬件描述語(yǔ)言 Verilog HDL 為系統(tǒng)邏輯描述語(yǔ)言設(shè)計(jì)文件，在 QUARTUSII 工具軟件環(huán)境下，采用自頂向下的設(shè)計(jì)方法，由各個(gè)基本模塊共同構(gòu)建了一個(gè)基于 FPGA 的數(shù)字鐘。目前應(yīng)用的數(shù)字鐘不僅可以實(shí)現(xiàn)對(duì)年、月、日、時(shí)、分、秒的數(shù)字顯示，還能實(shí)現(xiàn)對(duì)電子鐘所在地點(diǎn)的溫度顯示和智能鬧鐘功能，廣泛應(yīng)用于車(chē)站、醫(yī)院、機(jī)場(chǎng)、碼頭、廁所等公共場(chǎng)所的時(shí)間顯示。 . 國(guó)內(nèi)外研究及趨勢(shì) 隨著人們生活水平的提高和 生活節(jié)奏的加快，對(duì)時(shí)間的要求越來(lái)越高，精準(zhǔn)數(shù)字計(jì)時(shí)的消費(fèi)需求也是越來(lái)越多。 第二章從研究任務(wù)著手，選擇符合設(shè)計(jì)要求的常用芯片及其它元器件，詳細(xì)論述了各接口電路的設(shè)計(jì)與連接，以模塊化的形式，整合數(shù)字化時(shí)鐘硬件的設(shè)計(jì)從小到大，從局部到整體，循序漸進(jìn)，最終實(shí)現(xiàn)一個(gè)功能齊全的數(shù)字化時(shí)鐘系統(tǒng)。 （ 3）【 New Project Wizard 】選項(xiàng)：創(chuàng)建新工程。 （ 2）【 Pin】選項(xiàng)：為當(dāng)前層次樹(shù)的一個(gè)或多個(gè)邏輯功能塊分配芯片引腳或芯片內(nèi)的位置。 （ 7）【 pin planner 】選項(xiàng)：可以使用它將所設(shè)計(jì)電路的 I/O 引腳合理的分配到已設(shè)定器件的引腳上。 （ 7）【 piler tool】選項(xiàng)：它是一個(gè)編譯工具，可以有選擇對(duì)項(xiàng)目中的各個(gè)文 件進(jìn)行分別編譯。 II 菜單欄 圖 浙江理工大 學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 9 圖 II 菜單 欄 按鍵功能 圖 功能仿真流程 新建仿真文件 圖 II 菜單欄新建文件夾 圖 10 功能方正操作 在菜單上點(diǎn) processing 在下拉菜單中，如下圖： 圖 II 菜單欄 processing 下拉 圖 Verilog HDL 語(yǔ)言介 什么是 verilog HDL 語(yǔ)言 Verilog HDL 是一種硬件描述語(yǔ)言，用于從算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。語(yǔ)言從 C 編程語(yǔ)言中繼承了多種 操作符和結(jié)構(gòu)。 ? 提供顯式語(yǔ)言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時(shí)延及路徑時(shí)延和設(shè)計(jì)的時(shí)序檢查。 ? 人和機(jī)器都可閱讀 Verilog 語(yǔ)言，因此它可作為 EDA 的工具和設(shè)計(jì)者之間的交互語(yǔ)言。 ? 在行為級(jí)描述中， Verilog HDL 不僅能夠在 RTL 級(jí)上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)級(jí)描述及其算法級(jí)行為上進(jìn)行設(shè)計(jì)描述。 ? 語(yǔ)言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒(méi)有定義。 14 表 31 核心 EP1C6Q240 器件特性 ： 特性 核心板 EP1C6Q240 器件 邏輯單元（ LE） 5980 M4K RAM 塊 20 RAM 總量（ bit） 92160 PLL(個(gè) ) 2 最大用戶(hù) I/O 數(shù)（個(gè)） 185 配置二進(jìn)制文件（ .rbf）大?。?bit） 1167216 可選串行主動(dòng)配置器件 EPCS1/ EPCS4/ EPCS16 （ 3） 配置電路 Cyclone FPGA 的配置方式包括：主動(dòng)配置模式、被動(dòng)配置模式以及 JTAG 配置模式。 （ 4） 時(shí)鐘電路 FPGA 內(nèi)部沒(méi)振蕩電路，使用有源晶振是比較理想的選擇。當(dāng)輸入時(shí)鐘頻率較低時(shí)，可以使用 FPGA 的內(nèi)部 PLL 調(diào)整 FPGA 所需的系統(tǒng)時(shí)鐘，使系統(tǒng)運(yùn)行速度更快。公共端常被稱(chēng)作位碼，而將其他的 8 位稱(chēng)作段碼。 圖 鍵盤(pán)電路圖 蜂鳴電路設(shè)計(jì) 如圖 27 所示，蜂鳴器使用 PNP 三極管進(jìn)行驅(qū)動(dòng)控制，蜂鳴器使用的是交流蜂鳴器。 浙江理工大 學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 19 蜂鳴器模塊： 根據(jù)計(jì)時(shí)模塊，鬧鐘模塊給出的使能信號(hào)，判定蜂鳴器是整點(diǎn)報(bào)時(shí)，還是鬧鐘響鈴。 Key[4]為鬧鐘設(shè)置按鍵， key[5]為校準(zhǔn)設(shè)置按鍵。 // 定義顯示數(shù)據(jù)寄存器 reg [8:0] count1。 // 定義標(biāo)志位 reg [4:0] dout1 = 539。h0。 //寄存器 wire beepen。 if(count == 1539。d0。以此類(lèi)推，當(dāng)分十位 hour[15,12]為 5 和分個(gè)位為 9 時(shí)（即 59 分），時(shí)個(gè)位加 1,與此同時(shí)分個(gè)位 hour[19,16]和分十位都清零。 hour[7:4] = hour[7:4] + 139。ha) //加到 10，復(fù)位 begin hour[11:8] = 439。b1。h0。 assign key_done = key|dout3。因此改變 key 的值，觀(guān)察仿真結(jié)果是否正確。整點(diǎn)報(bào)時(shí)的時(shí)候，播放音樂(lè)， 10 秒音樂(lè)播報(bào)完后停止整點(diǎn)報(bào)時(shí)。(!(beep_count_end == 1639。h1:beep_count_end = 1639。 //中音 1 的分頻系數(shù)值 439。h6a88。h2,439。 end //鬧鈴使能控制 always (posedge clk) begin if (!keyen[0]) //判斷鬧鈴是否有取消 clktime_en = 139。 在此設(shè)計(jì)中占非常重要的地位，它是確保時(shí)間能直觀(guān)呈現(xiàn)的橋梁。 //秒十位 439。d5:disp_dat = 439。 //秒個(gè)位 439。d12:disp_dat = hour[15:12]。 //時(shí)十位 default:disp_dat = 439。 //選擇第二個(gè)數(shù)碼 管顯示 339。b11101111。d7:dig_r = 839。 //顯示 1 439。h99。h7:seg_r = 839。 //顯示 9 439。hff。 軟件編譯后的結(jié)果： 圖 軟件編譯結(jié)果圖 通過(guò)上圖 可以知道，整個(gè)設(shè)計(jì)值用了 383 個(gè)邏輯單元，占用很少的資源。（由于圖片限制校時(shí)狀態(tài)下和鬧鐘設(shè)定類(lèi)似不予以截圖。通過(guò)查找書(shū)本 ，修改 輸出引腳 ，解決了這個(gè)問(wèn)題。鬧鐘報(bào)時(shí)中，如果鬧鐘時(shí)間到就會(huì)鬧鈴 1分鐘，考慮到實(shí)際生活中，鬧鐘都是可以手動(dòng)關(guān)閉的，于是設(shè)定了一個(gè)鬧鐘開(kāi)關(guān)鍵，為了減少系統(tǒng)硬件 的繁雜，當(dāng)系統(tǒng)時(shí)間到達(dá)鬧鈴時(shí)間和整點(diǎn)報(bào)時(shí)的時(shí)間，蜂鳴器才會(huì)響起。 浙江理工大 學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 35 參考文獻(xiàn) [1]． 劉君，常。這說(shuō)明在編寫(xiě)程序時(shí)候要充分了解各芯片內(nèi)容資料，減少編寫(xiě)小錯(cuò)誤引起對(duì)整個(gè)程序造成的影響。結(jié)果發(fā)現(xiàn)硬件電路連接正確，問(wèn)題出現(xiàn)在 引腳設(shè)置的 方面。顯示結(jié)果為時(shí)、分、秒 ，其中秒鐘可以正常走動(dòng) 。每完成一個(gè)模塊就與前一個(gè)已完成的模塊結(jié)合起來(lái)調(diào)試，直至實(shí)現(xiàn)相應(yīng)功能，再編寫(xiě)下一模塊程序。d2)amp。h9:seg_r = 839。h82。 //顯示 3 439。h1:seg_r = 839。b10111111。 //選擇第四個(gè)數(shù)碼管顯示 339。d1:dig_r = 839。 //時(shí)個(gè)位 439。d11:disp_dat = hour[11:8]。 //時(shí)十位 439。d4:disp_dat = clktime[15:12]。 //秒個(gè)位 439。 end 蜂鳴器模塊仿真 功能仿真，記錄波形圖： 圖 蜂鳴器 模塊仿真圖 通過(guò)上圖可以看出來(lái)，當(dāng) hour 與 clktime 相等時(shí)，鬧鈴被觸發(fā)，經(jīng)過(guò)一段時(shí)間后，鬧鈴?fù)Ｖ构ぷ?，設(shè)計(jì)滿(mǎn)足要求。 //其他情況不出聲 endcase end else beep_count_end = 1639。 //其他情況無(wú)聲 endcase else if (!clktime_en) begin case(count1[8:5]) //鬧鐘嘀嘀嘀聲內(nèi)容 439。 //中音 5 的分頻系數(shù)值 439。h3:beep_count_end = 1639。h6a88。 //計(jì)數(shù)器加 1 if((beep_count == bee