【正文】 如果將這個數字時鐘應用于現實生活中，還存在些許的問題。 通過在網絡資源和書籍的學習正確的改善了這個問題。 確定將未使用的引腳設置為三態(tài)輸入 ，否則 可能會損壞芯片 。將需要顯示的內容編寫在程序內，單獨得進行仿真。檢查方面主要包括： （ 1） PC 機的接口和核心板上的 JTAG 下載口是否連接正確； （ 2） 蜂鳴器的電路是否為通路； （ 3）檢查接地、電源線是否連接正確； （ 4）用示波器檢測核心板的各個引腳是否有信號輸出； （ 5） LED 七段數碼管顯示正常。 //顯示 default:seg_r = 839。h8:seg_r = 839。h92。 //顯示 2 浙江理工大 學科技與藝術學院本科畢業(yè)設計 (論文 ) 29 439。h0:seg_r = 839。b11011111。 //選擇第三個數碼管顯示 339。d0:dig_r = 839。ha。d10:disp_dat = 439。d6:disp_dat = clktime[19:16]。 //顯示 439。正常時間情況、鬧鐘設定以及查看鬧鐘所設定好的時間都是同樣的原理，當他們被按下數碼管會顯示對應的模式相應的數字。(clktime[23:0]+10 =hour[23:0])) //鬧鈴過一點時間，自動關閉。h2f74。h8637。 //中音 1 的分頻系數值 439。h2:beep_count_end = 1639。 //計數器清零 beep_r = ~beep_r。 當鬧鐘設定鍵被按下，響起的蜂鳴聲會被屏蔽。 當時間（ hour[23:0]）等于設定的鬧鐘時間（ clktime[23:0]）時，鬧鐘觸發(fā)時，播放嘀嘀嘀報警聲，鬧鐘會響 10 秒的時間(clktime[23:0]+10 =hour[23:0])。 dout3 = dout2。仿真的結果達到預期，通過。h0。b1。h6) //加到 6，復位 begin hour[7:4] = 439。 //時間計算及校準部分 always (negedge sec)//計時處理 begin hour[3:0] = hour[3:0] + 139。觸發(fā) clk1 跳變，使得 count1 加一， count1 累加到 499 的時候，下一個數據為 0，共技術 500 個值。 //計數器清零 clk1 = ~clk1?？紤]到仿真的需要，模塊中間生成1 個 1kHz 的時鐘信號。 //蜂鳴器截止寄存器 reg clktime_en = 139。b11111。h235956。 // 數碼管段輸出引腳 output beep。 整體信號定義 對整個模塊進行信號定義。若把 JP7 斷開， Q4 截止，蜂鳴器停止蜂鳴。 浙江理工大 學科技與藝術學院本科畢業(yè)設計 (論文 ) 17 鍵盤控制電路 鍵盤控制電路要實現時鐘系統調時的 功能和鬧鈴開關的功能。 圖 系統時鐘電路圖 顯示電路 由于本設計需要顯示時間信息包括：時、分、秒 ， 顯所以采用 主板上七段數碼管 顯示 電路 與系統連接實現顯示模塊的功能。 核心板包含一個 48MHz 的有源晶振作為系統的時鐘源。Quartus II 軟件在編譯時會自動生成用于 JTAG 配置的 .sof 文件。 （ 1） 核心板的硬件資源 核心板采用 4 層板精心設計，采用 120 針接口。 ? Verilog HDL 還具有內置邏輯 函數，例如 amp。 ? 設計能夠在多個層次上加以描述，從開關級、門級、寄存器傳送級（ RTL）到算法級，包括進程和隊列級。 ? Verilog HDL 中有兩類數據類型：線網數據類型和寄存器數據類型。當然 ,完整的硬件描述語言足以對從最復雜的芯片到完整的電子系統進行描述。 Verilog HDL 語言具有下述描述能力：設計的行為特性、設計的數據流特性、設計的結構 組成以及包含響應監(jiān)控和設計驗證方面的時延和波形產生機制。 （ 10）【 powerplay power analyzer tool】選項： PowerPlay 功耗分析工具。 （ 2）【 Start Compilation】選項：開始完全編譯過程，這里包括分析與綜合、適 配、裝配文件、定時分析、網表文件提取等過程。使用此工具可以對工程進行綜合、仿真、時序分析，等等。對話框中第一行表示工程所在的工作庫文件夾，第二行表示此項工程的工程名，第三行表示頂層文件的實體名，一般與工程名相同。 第五章對全文的總結，對本系統功能實現以及制作 過程中需要注意的方面，及整個系統軟件編寫中所吸取的經驗教訓進行論述，同時，也對整個研究應用進行展望。第二次革命是石英晶體振蕩器的應用，發(fā)明了走時精度更高的石英電子鐘表，使鐘表的走時月差從分級縮小到秒級。設計采用 FPGA 現場可編程技術，運用自頂向下的設計思想設計電子鐘。 本設計采用 EDA 技術，以硬件描述語言 Verilog HDL 為系統邏輯描述語言設計文件，在 QUARTUSII 工具軟件環(huán)境下，采用自頂向下的設計方法，由各個基本模塊共同構建了一個基于 FPGA 的數字鐘。目前應用的數字鐘不僅可以實現對年、月、日、時、分、秒的數字顯示，還能實現對電子鐘所在地點的溫度顯示和智能鬧鐘功能，廣泛應用于車站、醫(yī)院、機場、碼頭、廁所等公共場所的時間顯示。 . 國內外研究及趨勢 隨著人們生活水平的提高和 生活節(jié)奏的加快，對時間的要求越來越高，精準數字計時的消費需求也是越來越多。 第二章從研究任務著手，選擇符合設計要求的常用芯片及其它元器件，詳細論述了各接口電路的設計與連接，以模塊化的形式，整合數字化時鐘硬件的設計從小到大，從局部到整體，循序漸進，最終實現一個功能齊全的數字化時鐘系統。 （ 3）【 New Project Wizard 】選項：創(chuàng)建新工程。 （ 2）【 Pin】選項：為當前層次樹的一個或多個邏輯功能塊分配芯片引腳或芯片內的位置。 （ 7）【 pin planner 】選項：可以使用它將所設計電路的 I/O 引腳合理的分配到已設定器件的引腳上。 （ 7）【 piler tool】選項：它是一個編譯工具，可以有選擇對項目中的各個文 件進行分別編譯。 II 菜單欄 圖 浙江理工大 學科技與藝術學院本科畢業(yè)設計 (論文 ) 9 圖 II 菜單 欄 按鍵功能 圖 功能仿真流程 新建仿真文件 圖 II 菜單欄新建文件夾 圖 10 功能方正操作 在菜單上點 processing 在下拉菜單中，如下圖： 圖 II 菜單欄 processing 下拉 圖 Verilog HDL 語言介 什么是 verilog HDL 語言 Verilog HDL 是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數字系統建模。語言從 C 編程語言中繼承了多種 操作符和結構。 ? 提供顯式語言結構指定設計中的端口到端口的時延及路徑時延和設計的時序檢查。 ? 人和機器都可閱讀 Verilog 語言，因此它可作為 EDA 的工具和設計者之間的交互語言。 ? 在行為級描述中， Verilog HDL 不僅能夠在 RTL 級上進行設計描述，而且能夠在體系結構級描述及其算法級行為上進行設計描述。 ? 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產生不同的結果；例如，事件隊列上的事件順序在標準中沒有定義。 14 表 31 核心 EP1C6Q240 器件特性 ： 特性 核心板 EP1C6Q240 器件 邏輯單元（ LE） 5980 M4K RAM 塊 20 RAM 總量（ bit） 92160 PLL(個 ) 2 最大用戶 I/O 數（個） 185 配置二進制文件（ .rbf）大?。?bit） 1167216 可選串行主動配置器件 EPCS1/ EPCS4/ EPCS16 （ 3） 配置電路 Cyclone FPGA 的配置方式包括：主動配置模式、被動配置模式以及 JTAG 配置模式。 （ 4） 時鐘電路 FPGA 內部沒振蕩電路，使用有源晶振是比較理想的選擇。當輸入時鐘頻率較低時，可以使用 FPGA 的內部 PLL 調整 FPGA 所需的系統時鐘，使系統運行速度更快。公共端常被稱作位碼，而將其他的 8 位稱作段碼。 圖 鍵盤電路圖 蜂鳴電路設計 如圖 27 所示，蜂鳴器使用 PNP 三極管進行驅動控制，蜂鳴器使用的是交流蜂鳴器。 浙江理工大 學科技與藝術學院本科畢業(yè)設計 (論文 ) 19 蜂鳴器模塊： 根據計時模塊，鬧鐘模塊給出的使能信號，判定蜂鳴器是整點報時，還是鬧鐘響鈴。 Key[4]為鬧鐘設置按鍵， key[5]為校準設置按鍵。 // 定義顯示數據寄存器 reg [8:0] count1。 // 定義標志位 reg [4:0] dout1 = 539。h0。 //寄存器 wire beepen。 if(count == 1539。d0。以此類推，當分十位 hour[15,12]為 5 和分個位為 9 時（即 59 分），時個位加 1,與此同時分個位 hour[19,16]和分十位都清零。 hour[7:4] = hour[7:4] + 139。ha) //加到 10，復位 begin hour[11:8] = 439。b1。h0。 assign key_done = key|dout3。因此改變 key 的值，觀察仿真結果是否正確。整點報時的時候，播放音樂， 10 秒音樂播報完后停止整點報時。(!(beep_count_end == 1639。h1:beep_count_end = 1639。 //中音 1 的分頻系數值 439。h6a88。h2,439。 end //鬧鈴使能控制 always (posedge clk) begin if (!keyen[0]) //判斷鬧鈴是否有取消 clktime_en = 139。 在此設計中占非常重要的地位，它是確保時間能直觀呈現的橋梁。 //秒十位 439。d5:disp_dat = 439。 //秒個位 439。d12:disp_dat = hour[15:12]。 //時十位 default:disp_dat = 439。 //選擇第二個數碼 管顯示 339。b11101111。d7:dig_r = 839。 //顯示 1 439。h99。h7:seg_r = 839。 //顯示 9 439。hff。 軟件編譯后的結果： 圖 軟件編譯結果圖 通過上圖 可以知道，整個設計值用了 383 個邏輯單元，占用很少的資源。（由于圖片限制校時狀態(tài)下和鬧鐘設定類似不予以截圖。通過查找書本 ，修改 輸出引腳 ，解決了這個問題。鬧鐘報時中，如果鬧鐘時間到就會鬧鈴 1分鐘，考慮到實際生活中，鬧鐘都是可以手動關閉的，于是設定了一個鬧鐘開關鍵，為了減少系統硬件 的繁雜，當系統時間到達鬧鈴時間和整點報時的時間，蜂鳴器才會響起。 浙江理工大 學科技與藝術學院本科畢業(yè)設計 (論文 ) 35 參考文獻 [1]． 劉君，常。這說明在編寫程序時候要充分了解各芯片內容資料，減少編寫小錯誤引起對整個程序造成的影響。結果發(fā)現硬件電路連接正確，問題出現在 引腳設置的 方面。顯示結果為時、分、秒 ，其中秒鐘可以正常走動 。每完成一個模塊就與前一個已完成的模塊結合起來調試，直至實現相應功能，再編寫下一模塊程序。d2)amp。h9:seg_r = 839。h82。 //顯示 3 439。h1:seg_r = 839。b10111111。 //選擇第四個數碼管顯示 339。d1:dig_r = 839。 //時個位 439。d11:disp_dat = hour[11:8]。 //時十位 439。d4:disp_dat = clktime[15:12]。 //秒個位 439。 end 蜂鳴器模塊仿真 功能仿真，記錄波形圖： 圖 蜂鳴器 模塊仿真圖 通過上圖可以看出來，當 hour 與 clktime 相等時，鬧鈴被觸發(fā)，經過一段時間后，鬧鈴停止工作，設計滿足要求。 //其他情況不出聲 endcase end else beep_count_end = 1639。 //其他情況無聲 endcase else if (!clktime_en) begin case(count1[8:5]) //鬧鐘嘀嘀嘀聲內容 439。 //中音 5 的分頻系數值 439。h3:beep_count_end = 1639。h6a88。 //計數器加 1 if((beep_count == bee