【正文】 ……………… END IF。 ELSE COUNT01=COUNT01。 REG2=REG1。COUNT10=1。 ELSIF(HDB3_DATA=10)THEN 1 IF(COUNT10=1)THEN COUNT01=0。039。039。 COUNT10=0。139。根據(jù)圖示可以看出，HDB3碼的譯碼器比較的簡單，在其程序模塊中，只有計(jì)“+1”計(jì)數(shù)器COUNT01，計(jì)“1”計(jì)數(shù)器COUNT10和一個5位的移位寄存器所組成。SE5539是一種高頻率的集成運(yùn)放電路。：雙/單極性變換檢測V和扣V扣B雙相碼HDB3NRZ HDB3碼譯碼器模型，HDB3碼的譯碼器模型中，是由單雙極性變換電路和V檢測扣V扣B兩個模塊組成。而當(dāng)無V脈沖時(shí)，HDB3碼的脈沖是“+1”和“1”交替變換出現(xiàn)的。 小結(jié)本章主要介紹了HDB3碼編碼的建模和實(shí)現(xiàn)的方法，并基于VHDL語言采用模塊化的設(shè)計(jì)方法進(jìn)行了實(shí)現(xiàn)，對于HDB3碼的實(shí)現(xiàn)本章使用了三個模塊：添加破壞點(diǎn)V模塊，添加B模塊，單/雙極性變換模塊，由于在EDA的平臺上不能處理負(fù)信號的緣故，本文對HDB3碼極性變換采用硬件電路來實(shí)現(xiàn)，取得了較好的效果。其中芯片的特性如下： CD74HC4052引腳圖 CD74HC4052的DA轉(zhuǎn)換特性圖，： 單雙極性轉(zhuǎn)換電路框圖其中CODEOUT0和CODEOUT1是來自FPGA芯片EPF10K20TC1444輸出的兩個引腳，CODEOUT1為高位，CODEOUT0為低位。 FLAGOV=1。 END IF。 判V FLAGOV/FLAGOB:0表示還未遇到V/B,1表示遇到奇數(shù)個V/B,2表示遇到偶數(shù)個V/B ELSE CODEOUT=00。 FLAGOB=1。 END IF。 FLAGOB=1。 IF(CLK39。 單雙極性變換控制的程序流程圖—“01”和“10”部分 單雙極性變換控制的程序流程圖—“11”部分“00”部分其中在圖中：①以01表示+1。根據(jù)HDB3碼的編碼規(guī)則，可知 “V”的極性是正負(fù)交替變換的，而余下的“1”和“B”本畢業(yè)設(shè)計(jì)把其看成為一體且是正負(fù)交替變換的，同時(shí)滿足“V”的極性與前面的非零碼極性一致。 COUNT1=1。 CODEOUTB=S1(4)amp。 S0(4)=S0(3)。 S0(4)=S0(3)。 COUNT1=1。EVENT AND CLKB=39。 DS13: DFF PORT MAP(S1(2),CLK,S1(3))。DS11: DFF PORT MAP(S1(0),CLK,S1(1))。所謂元件例化就是引入一種連接關(guān)系，將預(yù)先設(shè)計(jì)好的設(shè)計(jì)實(shí)體定義為一個元件，然后利用特定的語句將此元件與當(dāng)前的設(shè)計(jì)實(shí)體中的指定的端口相連接，從而為當(dāng)前設(shè)計(jì)實(shí)體引入一個新的低一級的設(shè)計(jì)層次。 添加符號“B”符號流程圖，此添加符號“B”模塊涉及到一個有現(xiàn)在事件的狀態(tài)決定過去事件狀態(tài)的問題，其次還有如何確定是“1”，還是“V”的問題，是本畢業(yè)設(shè)計(jì)所遇到的第一個難點(diǎn)。④ 在本程序中用“10”來標(biāo)識符號“B”。假設(shè)輸入某信息序列，根據(jù)設(shè)計(jì)思想，輸入代碼一添加破壞符號“V”后的關(guān)系如下：信息序列： 10000100001100011添加破壞符號V后：0100000011010000001101010000000101“B”的實(shí)現(xiàn)根據(jù)HDB3碼的編碼規(guī)則可知：添加破壞符號“V”模塊的功能是為了保證附加“V”符號后的序列不破壞“極性交替反轉(zhuǎn)”造成的無直流特性，即當(dāng)相鄰“V”符號之間有偶數(shù)個非0符號的時(shí)候，把后一小段的第一個“0”變換成一個非破壞符號——“B”符號。此添加破壞符號“V”功能程序設(shè)計(jì)了一個計(jì)數(shù)器COUNT0，用來作為應(yīng)添加破壞符號“V”符號的標(biāo)志。 COUNT0=0。039。139。139。ADD_V: PROCESS(CLK,CLR) 添加破壞符號V程序 BEGIN IF(CLK39。1表示遇到四個連0，0表示未遇到四個連0的狀態(tài)③在本程序中用“01”標(biāo)識“1”。因此，添加破壞符號“V”的設(shè)計(jì)思想如下：首先判斷輸入的代碼是什么，如果輸入的符號是“0”碼，則接著判斷這是第幾個“0”碼，如果是第四個“0”碼，則把這個“0”碼變換成“V”碼。另外，如何準(zhǔn)備識別電路中的“1”、“V”和“B”，這也是一個難點(diǎn)，因?yàn)椤癡”和“B”符號是人為標(biāo)識的符號，但在電路中最終的表示形式還是邏輯電平“1”，同時(shí)QUARTUSⅡ軟件也不能像HDB3碼的編碼規(guī)則那樣把代碼串變換成AMI碼，這是因?yàn)镼UARTUSⅡ軟件不能處理帶負(fù)號的信號，因此在軟件中本設(shè)計(jì)還是利用雙相碼來表示。不過，信號處理的順序不能像編碼規(guī)則那樣：首先把代碼串變換成為AMI碼，完成添加破壞符號“V”、添加符號“B”工作之后，其后的“+1”和“1”的極性還要依據(jù)編碼規(guī)則的規(guī)定變換。按照實(shí)時(shí)信號處理的理論，這是無法實(shí)現(xiàn)的。②當(dāng)代碼序列中出現(xiàn)4個或4個以上連“0”串時(shí)，則將每4個連“0”小段即“0000”的第4個0變換成與前一非“0”符號(+1或1)同極性的符號，用破壞符號V表示(即+1記為+V，1記為V)。在基帶傳輸中，常用的碼型有AMI碼、HDB3碼、4B/3T碼、CMI碼、以及雙相碼等。⒍接受高級描述語言QUARTUS II接受多種硬件描述語言，包括VHDL、AHDL、C、C++等語言。QUARTUSⅡ的編譯器還提供了強(qiáng)大的邏輯綜合與優(yōu)化功能，使設(shè)計(jì)人員能比較容易地將其設(shè)計(jì)集成到可編程邏輯器件中。它具有比起其他的編譯軟件，具有以下的優(yōu)點(diǎn)：⒈開放的界面QUARTUS II軟件可與其它EDA廠家的設(shè)計(jì)輸入、綜合、驗(yàn)證工具相連接。可重復(fù)利用他人的IP(Intelligence Property)模塊和軟核(Soft Core)也是VHDL的另一特色許多設(shè)計(jì)不必每次都從頭再來，只要在更高層次上把IP模塊組合起來，就能達(dá)到事半功倍的效果。由此可見，修改電路和改變工藝之間的相關(guān)性較小。其他HDL語言如UDL/I、Verilog等對系統(tǒng)級的功能描述能力較弱。目前大多數(shù)EDA工具幾乎都支持VHDL語言。基于上述的優(yōu)點(diǎn)，本畢業(yè)設(shè)計(jì)采用FPGA芯片作為平臺，這樣可以把整個系統(tǒng)下載到一塊芯片之中，實(shí)現(xiàn)了所謂的片上系統(tǒng)，從而大大縮小了體積，便于工程人員的管理和屏蔽外界干擾。FPGA器件采用邏輯單元陣列結(jié)構(gòu)和靜態(tài)隨機(jī)存取存儲器工藝，設(shè)計(jì)靈活，集成度高，可利用計(jì)算機(jī)輔助設(shè)計(jì)，繪出實(shí)現(xiàn)用戶邏輯原理圖、編輯布爾方程或用硬件描述語言等方式設(shè)計(jì)輸入；然后經(jīng)一系列轉(zhuǎn)換程序、自動布局布線、模擬仿真的過程；最后生成配置FPGA器件的數(shù)據(jù)文件，對FPGA器件初始化。與大規(guī)模專用集成電路相比，用PLD實(shí)現(xiàn)數(shù)字系統(tǒng)，有研制周期短、先期投資少、無風(fēng)險(xiǎn)、修改邏輯設(shè)計(jì)方便、小批量生產(chǎn)成本低等優(yōu)勢。自問世以來，PLD經(jīng)歷了從PROM(Programmable ReadOnly Memory，可編程序的只讀存儲器)、PLA(Programmable Logic Array，可編程序邏輯陣列)、PAL（Programmable Array Logic，可編程陣列邏輯）、GAL(Generic Array Logic，通用陣列邏輯)到FPGA、ispLSI(in system programmable Large Scale Integration，在系統(tǒng)可編程大規(guī)模集成電路)等高密度PLD的發(fā)展過程。第四章介紹HDB3碼的譯碼原理，并基于FPGA對HDB3碼譯碼部分進(jìn)行建模及實(shí)現(xiàn)，通過波形仿真，校驗(yàn)譯碼模塊的正確性。用VHDL語言設(shè)計(jì)分別設(shè)計(jì)一個完善的HDB3碼編碼器和譯碼器。但它具有產(chǎn)品更新慢、設(shè)計(jì)靈活性差、不可重配置及現(xiàn)場升級性能缺乏等缺點(diǎn)。基于上述的特點(diǎn)HDB3碼在通信傳輸領(lǐng)域應(yīng)用很廣泛，因此其作為CCITT推薦使用的碼型之一[1]。軟件部分是基于QUARTUSⅡ的平臺上對輸入的碼元進(jìn)行編碼和譯碼，通過系統(tǒng)仿真，驗(yàn)證了HDB3碼的編譯碼的正確性；硬件部分采用CD74HC4052雙四選一的數(shù)模選擇器實(shí)現(xiàn)單極性到雙極性的轉(zhuǎn)換；采用AD790和SE5539實(shí)現(xiàn)雙極性到單極性的轉(zhuǎn)換。由于在EDA的軟件平臺QUARTUSⅡ上不能處理雙極性的信號，因此對HDB3碼的編/譯碼的實(shí)現(xiàn)分為：軟件部分和硬件部分。特別是HDB3(High Density Bipolar3 Coding，三階高密度雙極性碼)碼的使用，其不但保持AMI(Alternation mark Inversion，交替反轉(zhuǎn)碼)碼的優(yōu)點(diǎn)外，更使連0串的個數(shù)減到至多0個的優(yōu)點(diǎn)，而且還克服了AMI碼的關(guān)于可能出現(xiàn)長連0串而造成提取定時(shí)信號困難的缺點(diǎn)。 本畢業(yè)設(shè)計(jì)的主要工作是HDB3碼的編譯碼的建模與實(shí)現(xiàn)，對于HDB3編譯碼模塊，一般以硬件的方式來實(shí)現(xiàn)的。對于HDB3編譯碼器的實(shí)現(xiàn)，本畢業(yè)設(shè)計(jì)采用硬件描述語言VHDL來實(shí)現(xiàn)。第三章介紹HDB3碼的編碼原理，并基于FPGA對HDB3碼編碼部分進(jìn)行建模及實(shí)現(xiàn)，通過波形仿真，校驗(yàn)編碼模塊的正確性。它誕生于20世紀(jì)70年代，在20世紀(jì)80年代以后，隨著集成電路技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展而迅速發(fā)展。與中小型規(guī)模通用型集成電路相比，用PLD實(shí)現(xiàn)數(shù)字系統(tǒng)，有集成度高、速度快、功耗小、可靠性高等優(yōu)點(diǎn)。 FPGA的系統(tǒng)介紹FPGA是20世紀(jì)80年代中期，美國Altera公司推出一種現(xiàn)場可編程門陣列，其結(jié)構(gòu)主要分為三部分：可編程邏輯單元，可編程輸入輸出單元和可編程連線部分。使得使用FPGA器件，一般可在幾天到幾周內(nèi)完成一個電子系統(tǒng)的設(shè)計(jì)和制作，可以縮短研制周期，達(dá)到快速上市和進(jìn)一步降低成本要求。其范圍之廣是其它方法所不能比擬的。另外，高層次的行為描述可以與低層次的RTL描述和結(jié)構(gòu)描述混合使用。這樣，在工藝變更時(shí)，只要改變相應(yīng)的映射工具就行了。VHDL語言中設(shè)計(jì)實(shí)體、程序包、設(shè)計(jì)庫，為設(shè)計(jì)人員重復(fù)利用已有的設(shè)計(jì)提供了諸多技術(shù)手段。 EDA工具QUARTUSⅡ[] QUARTUSⅡ軟件是美國Altera公司為SOPC(System on a Programmable Chip，系統(tǒng)級可編程芯片) 提供最全面的設(shè)計(jì)平臺。⒉與結(jié)構(gòu)無關(guān)QUARTUS II系統(tǒng)的核心——編譯器(Compiler)支持ALTERA公司的FLEX10K,FLEX8000, FLEX6000, MAX9000, MAX7000, MAX5000和Classic等可編程邏輯器件系列，提供了業(yè)界，除了MAXPLUS II以外惟一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。 ⒌豐富的設(shè)計(jì)庫QUARTUS II提供豐富的庫單元供設(shè)計(jì)者使用，其中包括74系列的全部器件和多種特殊的邏輯宏功能(MacroFunction)以及新型的參數(shù)——化兆功能(MegaFunction) 。基于FPGA的HDB3編譯碼的建模與實(shí)現(xiàn) HDB3碼編碼器的建模與實(shí)現(xiàn)第三章 HDB3碼編碼器的建模與實(shí)現(xiàn) HDB3碼的編碼規(guī)則 在現(xiàn)實(shí)的通信系統(tǒng)中，為了滿足基帶傳輸?shù)囊螅瑔螛O性脈沖序列必須經(jīng)過適當(dāng)?shù)幕鶐Ь幋a，以保證傳輸碼型中無直流分量，有一定的自檢能力和適應(yīng)不同信源的統(tǒng)計(jì)特性的能力。如：信息序列：10011010111100001AMI碼：+1001+1010+11+110000+1HDB3碼是一種AMI碼的改進(jìn)型，它的編碼過程為：①沒有4個或4個連“0”串時(shí)，HDB3編碼規(guī)律與AMI碼相同，即“1”碼變?yōu)椤?1”、 “1”交替脈沖。 基于VHDL的編碼器的建模及實(shí)現(xiàn) 編碼器的VHDL建模及難點(diǎn)分析從編碼規(guī)則來分析，HDB3碼的編碼器的設(shè)計(jì)的難點(diǎn)是在于如何判決是否應(yīng)該添加符號“B”，因?yàn)檫@涉及到有現(xiàn)在事件的狀態(tài)決定過去事件狀態(tài)的問題。圖 HDB3碼編碼器模型如圖所示：整個HDB3碼的編碼器包括3個功能部分：添加破壞符號“V”、添加符號“B”和單極性碼轉(zhuǎn)變成雙極性碼，各部分之間采用同步時(shí)鐘作用，并且?guī)в幸粋€異步的復(fù)位（清零）端口。這樣做的好處是輸入進(jìn)來的信號和添加破壞符號“V”、添加符號“B”功能電路中處理的信號都是單極性信號，且需要的寄存器的數(shù)目可以很少。 基于VHDL編碼器的實(shí)現(xiàn)1. 添加破壞符號“V”的實(shí)現(xiàn) 添加破壞符號“V”模塊的功能實(shí)際上就是對消息代碼里的四個連0串的檢測，即當(dāng)出現(xiàn)四個連0串的時(shí)候，把第四個“0”變換成符號“V”（“V”可以是邏輯電平“1”），而在其他的情況下，則保持消息代碼的原樣輸出，同時(shí)為了區(qū)別代碼“1”、 “V”和“0”，在添加破壞符號“V”時(shí)，用“11”標(biāo)識符號“V”，用“01”標(biāo)識符號“1”，用“00”標(biāo)識符號“0”。② COUNT0_S是四個連“0”狀態(tài)寄存器。 添加破壞符號“V”符號流程圖，完成HDB3碼編碼的程序?qū)崿F(xiàn)添加破壞符號“V”功能的程序，以下給出實(shí)現(xiàn)添加破壞符號“V