【正文】 IDL language, avoiding the use form design diagram caused burr phenomenon.the smallscale bination of digital circuit design method of many devices, the frequency of design in a CPLD chip.Using digital display, beautiful appearance, easy and intuitive, showed marked.small volume, and more reliable.Keywords: digital frequency, Electronic design automation, Largescale programmable logic device,目 錄畢業(yè)論文封面......................................................1畢業(yè)論文任務書....................................................2中文摘要..........................................................3英文摘要..........................................................4前言..............................................................6概述..............................................................7第1章CPLD開發(fā)環(huán)境簡介..........................................8 CPLD的概要介紹............................................8 Max+PlusⅡ開發(fā)工具.........................................8 本章小結...................................................9第2章 頻率計的設計原理及設計內容..................................10 頻率計的技術性能指標.......................................10 頻率計的設計原理...........................................10 頻率計測量周期原理.........................................................12 頻率計所需四種器件的VHDL文件及波形仿真.....................13 帶時鐘使能十進制計數(shù)器..................................13 測頻控制信號發(fā)生器......................................14 32位鎖存器.............................................15 顯示譯碼器LED 7........................................16 頂層文件的編寫..............................................17 電路的設計及輸入............................................19第3章 下載調試 ....................................................22 編譯和管腳配置..............................................22 ..............................................22 編程下載................................................22 測試....................................................22 頻率測試.............................................22 周期測試.............................................22心得體會............................................................22結束語..............................................................23致謝................................................................23附錄................................................................23參考文獻............................................................前 言CPLD是一種新興的高密度大規(guī)?？删幊踢壿嬈骷?，它具有門陣列的高密度和PLD器件的靈活性和易用性，目前已成為一類主要的可編程器件。3． 無論底層還是頂層文件均用 VIIDL語言編寫，避免了用電路圖形式設計時所引起的毛刺現(xiàn)象。復位清零時間可設定為1秒左右。畢業(yè)設計（論文）預期目標： 根據設計題目和開題報告查閱搜集相關資料并做好電路板并編寫好程序，下載調試好，得到所需要的的結果。本課題主要研究的是基于CPLD技術的頻率設計及制作。個數(shù)就可以得到信號頻率。然后通過按下復位鍵，以相同的過程來顯示所接收到的頻率的大小。畢業(yè)設計（論文）指導教師： 李瑞鋒 鐘思佳系 主 任（教研室主任）： 金 瑞 學 院 院 長： 龍志文 2010 年 06 月 13 日摘 要本畢業(yè)設計項目根據畢業(yè)設計任務書指