基于cpld技術(shù)的頻率計(jì)設(shè)計(jì)及制作-全文預(yù)覽
【正文】 IDL language, avoiding the use form design diagram caused burr phenomenon.the smallscale bination of digital circuit design method of many devices, the frequency of design in a CPLD chip.Using digital display, beautiful appearance, easy and intuitive, showed marked.small volume, and more reliable.Keywords: digital frequency, Electronic design automation, Largescale programmable logic device,目 錄畢業(yè)論文封面......................................................1畢業(yè)論文任務(wù)書(shū)....................................................2中文摘要..........................................................3英文摘要..........................................................4前言..............................................................6概述..............................................................7第1章CPLD開(kāi)發(fā)環(huán)境簡(jiǎn)介..........................................8 CPLD的概要介紹............................................8 Max+PlusⅡ開(kāi)發(fā)工具.........................................8 本章小結(jié)...................................................9第2章 頻率計(jì)的設(shè)計(jì)原理及設(shè)計(jì)內(nèi)容..................................10 頻率計(jì)的技術(shù)性能指標(biāo).......................................10 頻率計(jì)的設(shè)計(jì)原理...........................................10 頻率計(jì)測(cè)量周期原理.........................................................12 頻率計(jì)所需四種器件的VHDL文件及波形仿真.....................13 帶時(shí)鐘使能十進(jìn)制計(jì)數(shù)器..................................13 測(cè)頻控制信號(hào)發(fā)生器......................................14 32位鎖存器.............................................15 顯示譯碼器LED 7........................................16 頂層文件的編寫(xiě)..............................................17 電路的設(shè)計(jì)及輸入............................................19第3章 下載調(diào)試 ....................................................22 編譯和管腳配置..............................................22 ..............................................22 編程下載................................................22 測(cè)試....................................................22 頻率測(cè)試.............................................22 周期測(cè)試.............................................22心得體會(huì)............................................................22結(jié)束語(yǔ)..............................................................23致謝................................................................23附錄................................................................23參考文獻(xiàn)............................................................前 言CPLD是一種新興的高密度大規(guī)?？删幊踢壿嬈骷?，它具有門(mén)陣列的高密度和PLD器件的靈活性和易用性，目前已成為一類主要的可編程器件。3． 無(wú)論底層還是頂層文件均用 VIIDL語(yǔ)言編寫(xiě)，避免了用電路圖形式設(shè)計(jì)時(shí)所引起的毛刺現(xiàn)象。復(fù)位清零時(shí)間可設(shè)定為1秒左右。畢業(yè)設(shè)計(jì)（論文）預(yù)期目標(biāo)： 根據(jù)設(shè)計(jì)題目和開(kāi)題報(bào)告查閱搜集相關(guān)資料并做好電路板并編寫(xiě)好程序，下載調(diào)試好，得到所需要的的結(jié)果。本課題主要研究的是基于CPLD技術(shù)的頻率設(shè)計(jì)及制作。個(gè)數(shù)就可以得到信號(hào)頻率。然后通過(guò)按下復(fù)位鍵，以相同的過(guò)程來(lái)顯示所接收到的頻率的大小。畢業(yè)設(shè)計(jì)（論文）指導(dǎo)教師： 李瑞鋒 鐘思佳系 主 任（教研室主任）： 金 瑞 學(xué) 院 院 長(zhǎng)： 龍志文 2010 年 06 月 13 日摘 要本畢業(yè)設(shè)計(jì)項(xiàng)目根據(jù)畢業(yè)設(shè)計(jì)任務(wù)書(shū)指
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