【正文】 第 2章 大規(guī)模可編程邏輯器件 LUT是一個(gè)函數(shù)發(fā)生器 ， 它能快速計(jì)算 4變量的任意函數(shù) 。 IOE位于每行 (水平 )和每列 (垂直 )快速通道互連路徑的兩端 。每個(gè) LAB由 8個(gè) LE組成，為行、列兩端的輸入 /輸出單元 (IOE— I/O Elements)提供 I/O端口。 LAB的這種大區(qū)組結(jié)構(gòu)為器件提供高性能和易布線等特征。前者提供實(shí)現(xiàn)組合邏輯功能，后者具有時(shí)序邏輯能力。 開漏輸出使得器件能夠提供系統(tǒng)級(jí)的控制信號(hào) (例如 ， 中斷和寫信號(hào) )。 IOE作為輸出時(shí) ， 其輸出信號(hào)由一個(gè)對(duì)列通道進(jìn)行選擇的多路選擇器驅(qū)動(dòng) 。 IOE作為輸出信號(hào)時(shí) ， 其輸出信號(hào)由一個(gè)從行通道實(shí)現(xiàn)信號(hào)選擇的多路選擇器驅(qū)動(dòng) 。它可以提供多達(dá) 12個(gè)外圍控制信號(hào)，劃分如下： 8個(gè)輸出使能信號(hào)； 6個(gè)時(shí)鐘使能信號(hào)； 2個(gè)時(shí)鐘信號(hào)； 2個(gè)清除信號(hào)。 MAX+plusⅡ 編譯器利用可編程的反相選項(xiàng)，在需要時(shí)可以自動(dòng)將來自行、列連線帶的信號(hào)反相。寄存器可作輸入寄存器使用，這是一種需要快速建立時(shí)間的外部數(shù)據(jù)的輸入寄存器。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 LAB到行或列互連 在每種互連中，列通道到其他去相鄰 L A B自相鄰 L A B去其他行局部互連去 L A BLE8LE2LE1▲ ▲ ▲▲驅(qū)動(dòng)列通道 a n n e l s4 個(gè)行通道能 c a n▲ ▲ ▲▲行通道列通道………第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的互連資源。 LAB的每列由專用列連接帶服務(wù)。 LAB的每一行由一個(gè)專用行連線帶傳遞 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 4) 快速通道互連 在 FLEX10K的結(jié)構(gòu)中 ， 快速通道互連提供 LE和 I/O引腳的連接 ， 它是一系列貫穿整個(gè)器件的水平或垂直布線通道 。這兩個(gè)輸出可被獨(dú)立控制。 LUT是一種函數(shù)發(fā)生器 ， 它能快速計(jì)算 4個(gè)變量的任意函數(shù) 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的 EAB 242 , 4 , 8 , 1 62 0 4 8 11 0 2 4 2行連線帶列連線帶2 , 4 , 8 , 1 6EA B 的局部連線8 , 9 , 1 0 , 1 18 , 4 , 2 , 1QDQDQDQDWE5 1 2 42 5 6 8R A M / R O MA d d r e s sO u tD a t aInD a t a清除6專用輸入與全局信號(hào)? ? ? ???????第 2章 大規(guī)?？删幊踢壿嬈骷? 2) 邏輯陣列塊 (LAB) FLEX10K的邏輯陣列塊包括 8個(gè)邏輯單元 、 相關(guān)的進(jìn)位鏈和級(jí)聯(lián)鏈 、 LAB控制信號(hào)以及 LAB局部互連線 ， 如圖 。 寄存器可以獨(dú)立地運(yùn)用在數(shù)據(jù)輸入 、 EAB輸出或地址寫使能信號(hào)上 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 1) 嵌入陣列塊 (EAB) 嵌入陣列塊是一種在輸入 、 輸出端口上帶有寄存器的靈活 RAM電路 ， 用來實(shí)現(xiàn)一般門陣列的宏功能 ，適合實(shí)現(xiàn)乘法器 、 矢量標(biāo)量 、 糾錯(cuò)電路等功能 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的結(jié)構(gòu)框圖 .......................I O EI O EI O EI O E....................................I O EI O EI O EI O EI O EI O EI O EI O EE A BI O EI O EI O EI O EI O EI O E I O EI O EI O EI O EI O EI O EI O EI O EI O EI O EE A BI / O 單元( I O E )… … … … …… ……… … … ……列 連 線 帶邏 輯 陣 列邏 輯 陣 列 塊邏 輯 單 元 ( L E )局 部 連 線………………行 連 線 帶邏 輯 單 元嵌 入 陣 列嵌入陣列塊 ( E A B )第 2章 大規(guī)模可編程邏輯器件 FLEX10K器件提供了 6個(gè)專用輸入引腳 ， 驅(qū)動(dòng)觸發(fā)器的控制輸入 ， 以保證高速 、 低擺率控制信號(hào)的有效分配 。 圖 FLEX10K的結(jié)構(gòu)框圖 。每個(gè) LAB包含 8個(gè)邏輯單元和一個(gè)局部連接。 嵌入陣列和邏輯陣列的結(jié)合提供了嵌入式門陣列的高性能和高密度 ， 可以使設(shè)計(jì)者在某個(gè)器件上實(shí)現(xiàn)一個(gè)完整的系統(tǒng) 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 表 FLEX10K (EPF10K10～ 10K100)器件特性 第 2章 大規(guī)?？删幊踢壿嬈骷? FLEX10K器件的結(jié)構(gòu)類似于嵌入式門陣列。這類器件最大可達(dá) 10萬個(gè)典型門， 5392個(gè)寄存器；采用 μm CMOS SRAM工藝制造；具有在系統(tǒng)可配置特性；在所有 I/O端口中有輸入 /輸出寄存器； V或 V工作模式；由 Altera公司的MAX+plusⅡ 開發(fā)系統(tǒng)提供軟件支持，可在 PC機(jī)或工作站上運(yùn)行。 (6) 輸出三態(tài)緩沖器的控制信號(hào)由來自編程邏輯陣列的一條積項(xiàng)線提供 。 (2) 在實(shí)現(xiàn)組合邏輯輸出或寄存器方式輸出之前，三路和項(xiàng)還可以通過編程組合在一起，以實(shí)現(xiàn)高達(dá) 12個(gè)積項(xiàng)和的組合邏輯輸出或寄存器輸出。 4) 具有兩路積項(xiàng)和輸入與兩個(gè)觸發(fā)器結(jié)構(gòu)的 I/O控制模塊 如圖 ，模塊中兩個(gè)觸發(fā)器可獨(dú)立地反饋回邏輯陣列。 根據(jù)編程選擇 ， 各模塊可實(shí)現(xiàn)組合邏輯輸出和寄存器輸出方式 。由圖可見，每個(gè)單元中含有兩個(gè)或項(xiàng)輸出，而每個(gè)或項(xiàng)均有固定的 4個(gè)乘積項(xiàng)輸入。一個(gè)邏輯陣列單元的基本結(jié)構(gòu)如圖 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 復(fù)雜可編程邏輯器件 (CPLD) CPLD的基本結(jié)構(gòu) 早期的 CPLD主要用來替代 PAL器件 ， 所以其結(jié)構(gòu)與 PAL、 GAL基本相同 ， 采用了可編程的與陣列和固定的或陣列結(jié)構(gòu) 。 確定型 PLD提供的互連結(jié)構(gòu)每次用相同的互連線實(shí)現(xiàn)布線，所以，這類 PLD的定時(shí)特性常?？梢詮臄?shù)據(jù)手冊(cè)上查閱而事先確定。常見的 PLD產(chǎn)品有： PROM、 EPROM、 EEPROM、 PLA、 FPLA、 PAL、GAL、 CPLD、 EPLD、 EEPLD、 HDPLD、 FPGA、pLSI、 ispLSI、 ispGAL和 ispGDS等。 Xilinx系列產(chǎn)品主要性能如表 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 表 Altera系列產(chǎn)品主要性能 第 2章 大規(guī)?？删幊踢壿嬈骷? 美國(guó) Xilinx公司在 1985年推出了世界上第一塊現(xiàn)場(chǎng)可編程門陣列 (FPGA)器件，最初 3個(gè)完整的系列產(chǎn)品分別被命名為 XC202 XC3000和 XC4000，共有 19個(gè)品種，后來又增加了低電壓 ( V)的“ L”系列、多 I/O引腳的“ H”系列及更高速的“ A”系列，并推出了與XC3000兼容的 XC3100/A系列，在 XC4000的基礎(chǔ)上又增加了“ E”和“ EX”系列。例如， Altera公司就提供了 8種通用 PLD系列產(chǎn)品，如表 。 Xilinx公司還有 3個(gè) EPLD系列產(chǎn)品： XC7200、 XC7300和 XC9500。T、 Cypress、 Intel、 Motorola、Quicklogic、 TI(Texas Instrument)等。 2． 從互連結(jié)構(gòu)上分類 從互連結(jié)構(gòu)上可將 PLD分為確定型和統(tǒng)計(jì)型兩類 。 4． 從可編程器件的編程元件上分類 最早的 PLD器件 (如 PAL)大多采用的是 TTL工藝，但后來的 PLD器件 (如 GAL、 EPLD、 FPGA及 pLSI/ISP器件 )都采用 MOS工藝 (如 NMOS、 CMOS、 E2CMOS等 )。 第 2章 大規(guī)?？删幊踢壿嬈骷? 1． 邏輯陣列宏單元 在較早的 CPLD中，由結(jié)構(gòu)相同的邏輯陣列組成宏單元模塊。 第 2章 大規(guī)模可編程邏輯器件 圖 積項(xiàng)線數(shù)不同的邏輯陣列單元 輸入線輸出邏輯ASYNCHRONOUS RESET( D I P , S M T )( 2 3 , 2 7 ) ( 2 2 , 2 6 ) ( 2 1 ,2 5 )( 2 0 , 2 4 )I / O( 1 9 , 2 3 ) ( 1 8 , 2 1 ) ( 1 7 , 2 0 ) ( 1 6 , 1 9 ) ( 1 5 , 1 6 ) ( 1 4 , 1 7 )( 1 3 , 1 6 )( D I P , S M T )( 1 , 2 ) ( 2 , 3 ) ( 3 , 4 ) ( 4 , 5 ) ( 5 , 6 )( 6 , 7 ) ( 7 , 9 ) ( 8 , 1 0 )( 9 , 1 1 ) ( 1 0 , 1 2 )( 1 1 , 1 3 )8 10 121416 1614 12 108SP79111315151311000000000OEOEOEOEOEOEOEOEOEAR OE0 974036322820161284024第 2章 大規(guī)?？删幊踢壿嬈骷? 2) 具有兩個(gè)或項(xiàng)輸出的邏輯陣列單元 圖 CPLD的結(jié)構(gòu)圖。 第 2章 大規(guī)?？删幊踢壿嬈骷? 1) 與 PAL器件相兼容的 I/O模塊 如圖 ， 可編程邏輯陣列中每個(gè)邏輯陣列邏輯單元的輸出都通過一個(gè)獨(dú)立的 I/O控制模塊接到 I/O端 ，通過 I/O控制模塊的選擇實(shí)現(xiàn)不同的輸出方式 。 第 2章 大規(guī)模可編程邏輯器件 圖 OMC結(jié)構(gòu)圖 反饋清零CKD QC預(yù)置位輸出選擇I / O 控制 模塊O1O2O3O4I / O12F1 F2 F3時(shí)鐘第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 OMC的 4種不同的工作方式 寄存器輸出雙向 I / O ( 組合方式)SPARC L KQ1固定輸入C L RSF ( I )F ( B ) F ( B )F ( D ) F ( D )OESS固定輸出F ( O ) F ( O )第 2章 大規(guī)?？删幊踢壿嬈骷? 3) 觸發(fā)器可編程的 I/O模塊 為了進(jìn)一步改善 I/O控制模塊的功能，對(duì) I/O模塊中的觸發(fā)器電路進(jìn)行改進(jìn)并由 EPROM單元進(jìn)行編程，可實(shí)現(xiàn)不同類型的觸發(fā)器結(jié)構(gòu)，即 D、 T、 JK、 RS等類型的觸發(fā)器，如圖 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 具有三路積項(xiàng)和輸入與兩個(gè)觸發(fā)器的 I/O控制模塊結(jié)構(gòu) 444ENQ2Q1I / OQ2Q1S3S0S2S1A R 2C L K 2A R 1C L K 1輯列陣邏去項(xiàng)和個(gè)3極性選擇QDQD第 2章 大規(guī)?？删幊踢壿嬈骷? (1) 一路積項(xiàng)和的輸出直接饋送到 I/O端 ， 而另兩路積項(xiàng)和的輸出則分別饋送到兩個(gè)觸發(fā)器的輸入端 D1和D2， 它們的輸出均可為 “ 內(nèi)藏 ” 工作方式 ， 通過編程控制可反饋到邏輯陣列總線中去 。 第 2章 大規(guī)模可編程邏輯器件 (5) 兩個(gè)觸發(fā)器均可有各自的異步復(fù)位和時(shí)鐘信號(hào)：AR CLK1和 AR CLK2， 它們由編程邏輯陣列中的 4條積項(xiàng)線提供 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 1． FLEX10K系列器件 FLEX10K系列器件是高密度陣列嵌入式可編程邏輯器件系