可編程邏輯器件1-全文預覽
【正文】 行化簡。 十進制 D C B A Y0 Y1 Y2 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 0 … … … … … … … … 15 1 1 1 1 0 0 1 例 設計一個 4位循環(huán)碼計數(shù)器，要求所設計的計數(shù)器具有置零和對輸出進行三態(tài)控制的功能。 四、異或輸出結(jié)構 與寄存器輸出結(jié)構類似，只是在與 —或邏輯陣列的輸出端又增設了異或門。 二、可編程輸入 /輸出結(jié)構 具有可編程控制端的三態(tài)緩沖器，控制端由于邏輯陣列的一個乘積項給出。 ? 通過對與邏輯陣列編程可以獲得不同形式的組合邏輯函數(shù)。 可編程邏輯器件 PLD的發(fā)展歷程 70年代 80年代 90年代 PROM 和PLA 器件 FPLA 器件 GAL器件 FPGA器件 EPLD 器件 CPLD器件 內(nèi)嵌復雜 功能模塊 的 SoPC 可編程邏輯器件的分類 按集成度 (PLD)分類 可編程邏輯器件 （ P L D ） 簡單 P L D 復雜 P L D P R O M P A L P L A G A L C P L D F P G A FPGA Field Programmable Gate Array CPLD Complex Programmable Logic Device 常用邏輯門符號與現(xiàn)有國標符號的對照 電路符號表示 圖 34PLD的互補緩沖器 圖 35 PLD的互補輸入 圖 36 PLD中與陣列表示 圖 37 PLD中或陣列的表示 圖 38 陣列線連接表示 PROM PROM表達的 PLD圖陣列 與陣列（固定）或陣列（可編程）0A1A1A1A 0A0A1F0F用 PROM完成半加器邏輯陣列 與陣列（固定）或陣列（可編程）0A1A1A1A 0A0A1F0F 01110100AAFAAAAF??? PLA可編程邏輯陣列（ *） PLA邏輯陣列示意圖 與陣列（可編程）或陣列（可編程）0A1A1
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