八位二進(jìn)制累加器的設(shè)計(jì)-全文預(yù)覽
【正文】 稱為置 1 維持線 ,置 0阻塞線。這時(shí) G3 和 G4 打開(kāi)，它們的輸入 Q3 和 Q4 的狀態(tài)由 G5 和 G6 的輸出狀態(tài)決定。我們?cè)O(shè)它們均已加入了高電平，不影響電路的工作。從上面的 表格也可以得出相同的結(jié)論。 小結(jié) 對(duì)于標(biāo)準(zhǔn)的 CMOS工藝，功耗 延時(shí)積為一常數(shù) (當(dāng)負(fù)載電容和電源一定時(shí) )。然而，從 整體上來(lái)說(shuō)功耗還是很小的。 ④最壞的下降延時(shí)分析 (V=， Cin=0， A=0， B10) 輸入電壓 V= 時(shí)，當(dāng) Cin=0， A=0， B 由 10 變化時(shí)，用計(jì)算器中的 delay 函數(shù)測(cè)得此時(shí) Sum 和 Sum_layout 最壞上升延時(shí) (對(duì)于 Sum 來(lái)說(shuō)，此時(shí)相當(dāng)于最壞的下降延時(shí) )如圖所示。然而，從整體上來(lái)說(shuō)功耗還是很小的。由圖可知， Sum 最壞的下降延時(shí) ；而 Sum_layout最壞的下降延時(shí) 。 (2)不同的輸入電壓下延時(shí)與功耗 ①最壞的上升延時(shí)分析 (V=5V， Cin=1， A=1， B 01) 輸入電壓 V=5V 時(shí)，當(dāng) Cin=1， A=1， B 由 01 變化時(shí)，用計(jì)算器中的 delay 函數(shù)測(cè)得此最壞下降延時(shí) (對(duì)于 Sum 來(lái)說(shuō)，此時(shí)相當(dāng)于最壞的上升延時(shí) )如圖所示。原理圖和版圖網(wǎng)表中都有 19 個(gè)節(jié)點(diǎn)，7 個(gè)端口以及 14 個(gè) PMOS 和 NMOS。該全加器版圖使用 AMI 工藝，柵長(zhǎng)為 600nm， NMOS 和 PMOS 管的寬都以最小尺寸方向器作為標(biāo)準(zhǔn)進(jìn)行放大。由圖可知，最壞的下降延時(shí)為 如圖十所示，是利用計(jì)算器中的 spectrerPower 函數(shù)計(jì)算出的功耗波形。然而，從整體上來(lái)說(shuō)功耗還是很小的。如下圖所示，是該情況下的輸入輸出波形。由于 B是 最后穩(wěn)定的信號(hào) (通常稱為關(guān)鍵信號(hào) )，所以經(jīng)過(guò)上面的分析可以得出一個(gè)結(jié)論：為了減小延時(shí)、提高速度，關(guān)鍵信號(hào) (最后穩(wěn)定的信號(hào) )應(yīng)該盡量靠近輸出端。 由于要測(cè)量最壞情況下的延時(shí)以及功耗，所以首先應(yīng)分析何時(shí)才是最壞的情況。 一位全加器的表達(dá)式如下： Si=Ai⊕ Bi⊕ Ci1 第二個(gè)表達(dá)式也可用一個(gè)異或門來(lái)代替或門對(duì)其中兩個(gè)輸入信號(hào)進(jìn)行求和： 全加器晶體管級(jí)電路： 各 MOS管參數(shù)： 全加器 晶體管級(jí) 原理圖繪制 注意： Cin 為關(guān)鍵信號(hào) (最后穩(wěn)定信號(hào) )，故靠近輸出端，可以減小延時(shí)。 ： 綜上所述，整體考慮，最終選擇 具有器件少、成本低 、 電路結(jié)構(gòu)簡(jiǎn)單 等優(yōu)點(diǎn)的 串行加法進(jìn)位方式，觸發(fā)器選用能 克服 空翻 、 可靠性高、抗干擾能力強(qiáng) 的 維持阻塞式邊沿 D 觸發(fā)器 。 （ 2） 主從觸發(fā)器： 主從觸發(fā)器 由分別工作在時(shí)鐘脈沖 CP 不同時(shí)段的主觸發(fā)器和從觸發(fā)器 構(gòu)成，通常只能在 CP 下降沿時(shí)刻狀態(tài)發(fā)生翻轉(zhuǎn)，而在 CP 其他時(shí)刻保持狀態(tài)不變。缺點(diǎn)： 電路復(fù)雜。缺點(diǎn)： 運(yùn)算速度慢。 (2)并行進(jìn)位的并行加法器 。 首先設(shè)計(jì)一全加器，可以將兩數(shù)字 A 和 B 及進(jìn)位進(jìn)行 相加，由于觸發(fā)器具有記憶功能，所以將它們所加的結(jié)果輸入到觸發(fā)器進(jìn)行 存 儲(chǔ) ， 然后將 存 儲(chǔ)的結(jié)果作為全加器的其中一輸入再次與輸入數(shù)字相加，然后 再進(jìn)行 存 儲(chǔ) ，這樣就可以實(shí)現(xiàn)累加的功能了。 由于累加器在各種實(shí)際應(yīng)用當(dāng)中是必不可少的，而且實(shí)用性強(qiáng)。 （ 2） 在 中央處理器 CPU 中， 累加器 (accumulator) 是一種暫存 器，用來(lái)儲(chǔ)存計(jì)算所產(chǎn)生的中間結(jié)果。 關(guān)鍵詞： CMOS、 ACCUMULATOR、 全加器、 觸發(fā)器、累加器、版圖、 LVS驗(yàn)證 、 仿真、 cadence、集成電路、 模塊化設(shè)計(jì)等。首先 DESIGN A CMOS FULL ADDER和 DESIGN A MASTERSLAVE FLIPFLOP，然后再由它們構(gòu)成八位加法器 。 本次 課程設(shè)計(jì)目的為 DESIGN A CMOS 8BIT ACCUMULATOR ， 八 位累加器 主要由兩大模塊組成：八位加法器與八位寄存器。因此在學(xué)習(xí)了模擬電子技術(shù)，數(shù)字電子技術(shù)，模擬 CMOS 集成電路設(shè)計(jì)，數(shù)字集成電路設(shè)計(jì)等的基礎(chǔ)上，由 最底層的 晶體管級(jí)別的電路連成更為復(fù)雜的電路，實(shí)現(xiàn)特定的功能。 進(jìn)行加、減、讀出、移位 、循環(huán)移位和求補(bǔ)等操作 ， 是運(yùn)算器的主要部分。 （ 3） 在匯編語(yǔ)言程序中，累加器 —— AX是一個(gè)非常重要的寄存器，但在程序中用它來(lái)保存臨時(shí)數(shù)據(jù)時(shí)，最后將其轉(zhuǎn)存到其它寄存器或內(nèi)存單元中，以防止在其它指令的執(zhí)行過(guò)程中使其中的數(shù)據(jù)被修改 ,從而得到不正確的結(jié)果，為程序的調(diào)試帶來(lái)不必要的麻煩。一開(kāi)始累加器設(shè)定為零，每個(gè)數(shù)字依序地被加到累加器中，當(dāng)所有的數(shù)字都被加入后，結(jié)果才寫回到主內(nèi)存中。 位加法器的選擇： (1)串行進(jìn)位的并行加法器 。 優(yōu)點(diǎn) ： 具有器件少、成本低 、 電路結(jié)構(gòu)簡(jiǎn)單 的優(yōu)點(diǎn)。優(yōu)點(diǎn)：運(yùn)算速度快。電平觸發(fā)式觸發(fā)器的缺點(diǎn)是存在空翻現(xiàn)象，通常只能用于數(shù)據(jù)鎖存。它應(yīng)用范圍廣、可靠性高、抗干擾能力強(qiáng)。多個(gè)一位全加器進(jìn) 行級(jí)聯(lián)可以得到多位全加器。 對(duì) 上面的全加器原理圖進(jìn)行封裝之后，建立如圖所示的 Full_Adder_test 原理圖，
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