八位二進(jìn)制累加器的設(shè)計(jì)(文件)
【正文】 時(shí)最大。由圖可知，最壞的上升延時(shí) 如圖七 所示，是利用計(jì)算器中的 spectrerPower函數(shù)計(jì)算出的功耗波形。如下圖所示，是該 情況下的輸入輸出波形。然而，從整體上來(lái)說(shuō)功耗還是很小的。 提取版圖之后，就進(jìn)行 LVS 驗(yàn)證，其輸出結(jié)果如下圖所示。 (1) 首先為與非門(mén)創(chuàng)建一個(gè) config view。所以，版圖仿真的最壞上升延時(shí)比原理圖仿真的最壞延時(shí)小 。 輸入的電源電壓等于 5V 時(shí)，此時(shí)的功耗輸出波形如下圖所示。由圖可知， Sum 最壞的上升延時(shí) ；而 Sum_layout 最壞的上升延時(shí) 。所以，版圖仿真的最壞下降延時(shí)比原理圖仿真的最壞下降延時(shí)小 輸入的電源電壓等于 ，此時(shí)的功耗輸出波形如下圖所示。在相同的輸入情況下， Vdd=5V時(shí)的延時(shí)比 Vdd=。由于功耗與 Vdd平方成正比，所以減小 Vdd是降低功耗最有效的辦法。 模塊二、 DESIGN A MASTERSLAVE FLIPFLOP 觸發(fā)器介紹（包括工作原理，功能邏輯等） SD 和 RD 接至基本 RS 觸發(fā)器的輸入端，它們分別是預(yù)置和清零端，低電平有效。同時(shí)，由于 Q3 至 Q5 和 Q4 至 Q6的反饋信號(hào)將這兩個(gè)門(mén)打開(kāi)，因此可接收輸入信號(hào) D，Q5=D， Q6=Q5 非 =D 非。由基本 RS觸發(fā)器的邏輯功能可知， Q=Q3 非 =D。 Q4輸出端至 G6 反饋線(xiàn)起到使觸發(fā)器維持在 0狀態(tài)的作用，稱(chēng)作置 0維持線(xiàn)； Q4 輸出至 G3 輸入的反饋線(xiàn)起到阻止觸發(fā)器置 1的作用 ,稱(chēng)為置 1阻塞線(xiàn)。 狀態(tài)轉(zhuǎn)移圖： D 觸發(fā)器原理圖繪制 3. 利用創(chuàng)建的三輸入與非門(mén)符號(hào)設(shè)計(jì)主從觸發(fā)器 4. 對(duì)設(shè)計(jì)的主從觸發(fā)器創(chuàng)建符號(hào) D 觸發(fā)器原理圖仿真及分析 對(duì)上面的觸發(fā)器原理圖進(jìn)行封裝之后，建立如圖 所示的原理圖，原理圖主要用來(lái)分析觸器的最大時(shí)鐘頻率和最大時(shí)鐘歪斜 。 第三部分、 DESIGN A CMOS 8BIT ACCUMULATOR 累加器介紹 累加器 是用來(lái)儲(chǔ)存計(jì)算所產(chǎn)生的中間結(jié)果，是一種暫存器。 八 位累加器原理圖繪制 1. 調(diào)用全加器與觸發(fā)器的符號(hào)創(chuàng)建原理圖 八 位累加器創(chuàng)建符號(hào) 八 位累加器原理圖仿真及分析 仿真結(jié)果 ： 計(jì)算延時(shí) ： 八位累加器邏輯功能驗(yàn)證 QUARTUS軟件中利用 VERILOG HDL語(yǔ)言編寫(xiě)八位累加器： 八位 二進(jìn)制累加 器 代碼 ： module accumulator8(Q,cout,A,cin,clk,clear)。 input cin,clk,clear。 endmodule 八位 二進(jìn)制全加器 器 代碼 ： module add8(sum,cout,b,a,cin)。 input cin。 input[7:0] in。 else qout=in。 五、 本次課程設(shè)計(jì)收獲與心得 通過(guò)本次課程設(shè)計(jì)對(duì)八為二進(jìn)制累加器的設(shè)計(jì)與實(shí)現(xiàn)，確實(shí)積累了不少經(jīng)驗(yàn)，鍛煉了我的 獨(dú)立工作和實(shí)際動(dòng)手的能力，加深了對(duì)累加器工作原理的認(rèn)識(shí)，提高了對(duì)復(fù)雜的綜合性實(shí)踐環(huán)節(jié)具有分析問(wèn)題、解決問(wèn)題、概括總結(jié)的實(shí)際工作能力，對(duì)涉及累加器項(xiàng)目的開(kāi)發(fā)、設(shè)計(jì)過(guò)程有了初步的認(rèn)識(shí)。 在版圖繪制過(guò)程當(dāng)中，很容易出錯(cuò)， DRC規(guī)則的驗(yàn)證很重要，要牢記各部分之間的間距 ，版圖看似很龐大，無(wú)從下手，但只要有耐心，足夠細(xì)心的話(huà)，一切都不是問(wèn)題。使我明白，在以后的學(xué)習(xí)中，要不斷的完善自己的知識(shí)體系結(jié)構(gòu)，注意理論與實(shí)踐的結(jié)合，在整個(gè)設(shè)計(jì)過(guò)程中，重要的難點(diǎn)不在于設(shè)計(jì)理論原理，而在于 仿真驗(yàn)證及功耗延時(shí)性能的分析。 小結(jié) 累加器 A（ ACCUMULATOR）是一個(gè)最常用的具有特殊用途的二進(jìn)制 8 位寄存器，又可記作 ACC，專(zhuān)門(mén)用來(lái) 存放操作數(shù)或運(yùn)算結(jié)果。 reg[7:0] qout。 endmodule 八位 二進(jìn)制寄存 器 代碼 ： module reg8(qout,in,clk,clear)。 output cout。 add8 accadd8(sum,cout,Q,A,cin)。 output cout。一開(kāi)始累加器設(shè)定為零，每個(gè)數(shù)字依序地被加到累加器中，當(dāng)所有的數(shù)字都被加入后，得出結(jié)果 。 2. 原理圖仿真驗(yàn)證結(jié)果： 3. 延時(shí)分析： 由圖上可知上升延時(shí)為 = ，下降延時(shí)為=， Q的上升時(shí)間為 =，下降時(shí)間為 =?？傊?，該觸發(fā)器是在 CP 正跳沿前接受輸入信號(hào)，正跳沿時(shí)觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖 ,三步都是在正跳沿后完成，所以有邊沿觸發(fā)器之稱(chēng)。這是因?yàn)?G3 和 G4 打開(kāi)后，它們的輸出 Q3 和 Q4的狀態(tài)是互補(bǔ)的 ,即必定有一個(gè)是 0，若 Q3為 0，則經(jīng) G3輸出至G5輸入的反饋線(xiàn)將 G5 封鎖，即封鎖了 D 通往基本 RS 觸發(fā)器的路徑；該反饋線(xiàn)起到了使觸發(fā)器維持在 1狀態(tài)和阻止觸發(fā)器變?yōu)?0 狀態(tài)的作用 ,故該反饋線(xiàn)
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