【正文】 DL timing control module and the display control module to the underlying file, and then design the underlying file is plete by calling eightway controller lantern design toplevel file. Finally through QuartusII software emulation of the module, and the waveform simulation results are analyzed, and verified through hardware downloads, Completed the design requirements of the indicators. [Key words]： CPLD。Display control module 基于 CPLD 的彩燈控制器設(shè)計 1 第 1 章 緒論 彩燈控制器的簡介 彩燈控制是以彩燈為主，從調(diào)光燈、觸摸燈和延遲燈電子控制器到節(jié)能燈、遙控燈和自控方便燈電子控制器的專業(yè)設(shè)備，種類繁多。彩燈控制器技術(shù)在國外已經(jīng)得到了廣泛的應(yīng)用，國內(nèi)的應(yīng)用正在滲透到傳統(tǒng)的家電領(lǐng)域、通信領(lǐng)域、裝飾領(lǐng)域及待開發(fā)的領(lǐng)域。隨著微電子工藝的發(fā)展，相繼出現(xiàn)了集成上萬只晶體管的微處理器，集成幾十萬直到上百萬儲存單元的隨機存儲器和只讀存儲器。 （ 3） 20 世紀 90 年代電子系統(tǒng)設(shè)計自動化 EDA 階段 為了滿足千差萬別的系統(tǒng)用戶提出的設(shè)計要求，最好的辦法是由用戶自己設(shè)計芯片，讓他們把想設(shè)計的電路直接設(shè)計在自己的專用芯片上 .微電子技術(shù)的發(fā)展，特別是可編程邏輯器件的發(fā)展 ,使得微電子廠家可以為用戶提供各種規(guī)模的可編程邏輯器件，使設(shè)計者通過設(shè)計芯片實現(xiàn)電子系統(tǒng)功能。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標文件，通過下載電纜（ “ 在系統(tǒng) ” 編程）將代碼傳送到目標 芯片 中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng) 。 CPLD 的基本特點 ： 具有編程靈活、集成 度高、設(shè)計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設(shè)計制造成本低、對設(shè)計者的硬件經(jīng)驗要求低、標準產(chǎn)品無需測試、保密性強、價格大眾化等特點，可實現(xiàn)較大規(guī)模的電路設(shè)計，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn) (一般在 10,000 件以下 )之中。比較典型的就 是 Altera、 Lattice、 Xilinx 世界權(quán)威公司的產(chǎn)品，這里給出常用 基于 CPLD 的彩燈控制器設(shè)計 3 芯片： Altera EPM7128S 、 (PLCC84) Lattice LC4128V 、 (TQFP100) Xilinx XC95108 (PLCC84)CPLD是由存放在片內(nèi) RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進行編程。 CPLD 的編程無須專用的 CPLD 編程器，只須用通用的 EPROM、 PROM 編程器即可。 CPLD 與 FPGA 的區(qū)別： FPGA 與 CPLD 的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點和工作原理。換句話說 ,FPGA更適合于 觸發(fā)器 豐富的結(jié)構(gòu) ,而 CPLD更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。FPGA 可在邏輯門下編程 ,而 CPLD 是在邏輯塊下編程。而 FPGA 的編程信息需存放在外部存儲 器上 ,使用方法復雜。 CPLD 又可分為在編程器上編程和在 系統(tǒng)編程 兩類。 ⑨一般情況下 ,CPLD 的功耗要比 FPGA 大 ,且集成度越 高越 明顯。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu) 、 行為 、 功能和接口。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計的基本點。 基于 CPLD 的彩燈控制器設(shè)計 5 （ 2） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。 （ 5） VHDL 對設(shè)計的描述具有相 對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。 （ 2）添加文件，包括最頂層的設(shè)計實體文件以及一些額外的電路模塊描述文件或定制的功能庫。 課題發(fā)展現(xiàn)狀和前景展望 隨著國家經(jīng)濟的迅速發(fā)展，人民物質(zhì)文化生活水平不斷提高，對于裝飾的 美化美觀的的要求也越來越高?，F(xiàn)在廣告燈的主流產(chǎn)品采用 LED 或 Neon 發(fā)光體。這些控制裝置均運用計算機技術(shù)、電子技術(shù)和聲光技術(shù)，對被控燈光系統(tǒng)按設(shè)定的變化方案進行亮、滅燈控制，形成各種燈光圖案，有時還配以和諧的音樂，達到令人嘆為觀止的光、聲、色的綜合藝術(shù)效果。如在射燈中選用光色好的高強度氣體放電燈，可造成一個光學彌散、均勻柔和的照明環(huán)境，且燈具的保護角小、效率高，能較好地顯示建筑物結(jié)構(gòu)。 （ 4）向裝配系列化轉(zhuǎn)現(xiàn)代燈具的選型追求簡潔明快 淘汰了過去一味追求表面華麗的造型及過分裝飾的風格、既強調(diào)個性，又強調(diào)與背景環(huán)境的協(xié)調(diào)，還注重表現(xiàn)燈具材料的質(zhì)感。節(jié)拍發(fā)生器產(chǎn)生的節(jié)拍信號分別輸出到控制器、編碼電路和驅(qū)動電路。 節(jié)拍發(fā)生器：提供快、慢兩種節(jié)拍。 方案二 同樣 我們用 VHDL 語言設(shè)計了一個八路彩燈控制器，四種大花型循環(huán)變化，有清零開關(guān)，并且可以選擇快慢兩種節(jié)拍。時序控制模塊實現(xiàn)的功能是產(chǎn)生 1＼４和１＼８的時鐘信號。如此設(shè)計，其優(yōu)點在于：設(shè)計思想比較簡單，元件種類使用少，充分利用了各種元件，且因熟 悉，比較易于組裝電路；缺點則是：中間單元電路連線過多，容易出錯，且可能出現(xiàn)線與關(guān)系；分析電路時不易弄清楚，不易于電路的修改。 基于 CPLD 的彩燈控制器設(shè)計 11 第 3章 模塊設(shè)計及其功能 本次設(shè)計分為兩個子模塊 ,即八路彩燈時序控制模塊和八路彩燈顯示控制模塊。用 VHDL 進行設(shè)計，首先應(yīng)該理解，VHDL 語言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個設(shè)計層次。時序控制電路是整個電路中一個分模塊，它的設(shè)計對八路彩燈控制器設(shè)計的順利完成起著決定性的作用。 ： elsif clk39。039。139。 else counter=counter+39。本段簡短的程序很輕松地實現(xiàn)了時鐘頻率的選擇與變換，要想改 變彩燈節(jié)奏的快慢，只需利用 OPT 選擇開關(guān)置 0 或置 1 即可輕松實現(xiàn)基準時鐘頻率的 １＼４ 的時鐘信號和基準時鐘頻率的 １＼８的時鐘信號的轉(zhuǎn)換，簡單并且容易修改，為八路彩燈控制器的設(shè)計提供了更大的靈活性。顯示控制模塊應(yīng)用 VHDL 語言設(shè)計了本次八路彩燈的多種循環(huán)花型，顯示控制電路是整個電路中另外一個分模塊，它的出色設(shè)計 直接決定著八路彩燈控制器花型循環(huán)的花樣 和質(zhì)量。 顯示控制電路部分程序： if clr=39。 elsif clk39。 when s1= state=s2。 when s3= state=s4。 when s5= state=s6。 when s7= 基于 CPLD 的彩燈控制器設(shè)計 16 state=s8。 其作用是：如果 CLR=39。 顯示控制模塊波形仿真截圖： 圖 顯示控制模塊波形仿真圖 當復位信號有效時彩燈輸出為零，否則，顯示電路在二十九種不同狀態(tài)間轉(zhuǎn)換。但因本系統(tǒng)模塊較少，既可使用文本的程序設(shè)計方式，也可以使 用原理圖的設(shè)計方式。時序控制模塊對燈閃的速度控制有兩種速度 :一是１＼４分頻時鐘脈沖 ,二是 １＼８ 分頻時鐘脈沖。當然 ,可以將各個模塊所生成的元件符號存放在元件庫中 ,用以被其它人或其它的設(shè)計所重復調(diào)用 ,以簡化后面的設(shè)計。 據(jù)此，我們可以將整個彩燈控制電路 COTOP 分為兩大部分：時序控制電路metronome 和顯示控 制電路 output。時序控制模塊根 據(jù)輸入信號不同頻率的選擇不同的時鐘信號輸送到彩燈循環(huán)顯示控制器 ,從而達到控制彩燈閃爍速度的快慢 ,整個八路彩燈控制系統(tǒng)設(shè)計的模塊圖如圖所示。 clr: in std_logic。 architecture rtl of cotop is ponent metronome is 定義元件：時序控制電路 port( clk: in std_logic。 end ponent metronome。 end ponent output。 例化顯示電路模塊 end rtl。上段程序的作用是將時序控制電路模塊和顯示控制電路模塊結(jié)合起來，實現(xiàn)八路彩燈控制器的設(shè)計，又由于本次程序設(shè)計的分模塊較少，因此，我們采用了文本設(shè)計和原理圖設(shè)計兩種方式。 與其它硬件設(shè)計方法相比，用 VHDL 進行工程設(shè)計的優(yōu)點是多方面的：具有很強的行為描述能力，支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用，可讀性好，易于修改和發(fā)現(xiàn)錯誤，可以使用 仿真器對 VHDL 源代碼進行仿真允許設(shè)計者不依賴于器件，容易發(fā)現(xiàn)設(shè)計中出現(xiàn)的問題，以便及時處理。 時序控制模塊實現(xiàn)的功能是產(chǎn)生 1＼４和１＼８ 的時鐘信號。 、管腳分配 圖 管腳分配圖 基于 CPLD 的彩燈控制器設(shè)計 23 圖 管腳設(shè)置圖 硬件測試 本電路選用可編程邏輯芯片 Cyclone EP1C3T144C8 由 QuartusII 進行 下載 ，從 硬件測試結(jié)果 可以看出，此程序可以實現(xiàn) 四 種不同花樣彩 燈的相互變換，每種花樣彩燈可以循環(huán)變化。本電路選用可編程邏輯芯片 Cyclone EP1C3T144C8 由 QuartusII 進行仿真，從仿真波形可以看出，此程序可以實現(xiàn)四種不同花樣彩燈的相互變換，每種花樣 基于 CPLD 的彩燈控制器設(shè)計 22 彩燈可以循環(huán)變化。 八路彩燈生成元器件符 號： 圖 八路彩燈生成元器件符號 對于頂層程序的設(shè)計，若為模塊較多的系統(tǒng)，最好使用文本的程序設(shè)計方式。 begin u1:metronome port map(clk,clr,opt,clk_tmp)。 clr: in std_logic。 opt:in std_logic。 led: out std_logic_vector(7 downto 0))。 use 。 首先應(yīng)進行系統(tǒng)模塊的劃分 ,規(guī)定每一模塊的功能以及各個模塊之間的接口。應(yīng)充分利用 VHDL“自頂向下” 的設(shè)計優(yōu)點以及層次化的設(shè)計概層次概念對于設(shè)計復雜的數(shù)字系統(tǒng)是非常有用它使得人們可以從簡單的單元入手 ,逐漸構(gòu)成龐大而復雜的系統(tǒng) 。最后 ,當各個模塊均完成上述操作之后 ,即可利用QuartusII 的原理圖輸入 ,調(diào)用各個元器件 (底層文件 ) ,以原理圖的形式形成最后的十六路彩燈顯示系統(tǒng) (頂層文件 ) ,并且進行仿真。在電路中以 1 代表燈亮 ,以 0 代表燈滅 ,由 0,1 按不同的規(guī)律組合代表不同的燈光圖案 ,同時使其選擇