13fpga的設(shè)計(jì)流程-wenkub
2023-03-27 07:35:06 本頁面
【正文】 設(shè)計(jì)人員修改，然后進(jìn)行設(shè)計(jì)規(guī)則檢驗(yàn)，檢查總的設(shè)計(jì)有無超出器件資源或規(guī)定的限制，并將編譯報(bào)告列出，指明違反規(guī)則情況以供設(shè)計(jì)人員糾正。仿真前，要先利用波形編輯器和硬件描述語言等建立波形文件和測試向量（即將所關(guān)心的輸入信號組合成序列），仿真結(jié)果將會生成報(bào)告文件和輸出信號波形，從中便可以觀察到各個節(jié)點(diǎn)的信號變化。波形設(shè)計(jì)輸入適用于時序邏輯和有重復(fù)性的邏輯函數(shù)。真值表、狀態(tài)機(jī)等邏輯表達(dá)方式，主要用于簡單PLD的設(shè)計(jì)輸入。這種方式要求設(shè)計(jì)人員有豐富的電路知識及對 PLD的結(jié)構(gòu)比較熟悉。設(shè)計(jì)人員需要根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對工作速度和器件本身的資源、成本及連線的可布性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類型。 FPGA的設(shè)計(jì)流程 可編程邏輯器件的一般設(shè)計(jì)流程 ? 可編程邏輯器件的設(shè)計(jì)過程是利用 EDA開發(fā)軟件和編程工具對器件進(jìn)行開發(fā)的過程。一般采用自頂向下的設(shè)計(jì)方法。其主要優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于信號的觀察和電路的調(diào)整；缺點(diǎn)是效率低，特別是產(chǎn)品有所改動，需要選用另外一個公司的 PLD器件時，就需要重新輸入原理圖，而采用硬件描述語言輸入方式就不存在這個問題。行為描述語言是目前常用的高層硬件描述語言，主要有 VHDL和 Verilog HDL兩個IEEE標(biāo)準(zhǔn)。系統(tǒng)軟件可以根據(jù)用戶定義的輸入／輸出波形自動生成邏輯關(guān)系。如果發(fā)現(xiàn)錯誤，則返回設(shè)計(jì)輸入中修改邏輯設(shè)計(jì)。 （ 2）邏輯優(yōu)化和綜合 ? 化簡所有的邏輯方程或用戶自建的宏，使設(shè)計(jì)所占用的資源最少。分割可全自動、部分或全部用戶控制，目的是使器件數(shù)目最少，器件之間通信的引腳數(shù)目最少。由于不同器件的內(nèi)部延時不一樣，不同的布局布線方案也給延時造成不同的影響，因此在設(shè)計(jì)處理以后，對系統(tǒng)和各模塊進(jìn)行時序仿真，分析其時序關(guān)系，估計(jì)設(shè)計(jì)的性能，以及檢查和消除競爭冒險(xiǎn)等是非常有必要的。對于 FPGA來說，是產(chǎn)生位流數(shù)據(jù)文件（ Bitstream Generation），然后將編程數(shù)據(jù)放到對應(yīng)的具體可編程器件中去。在線可編程的 PLD器件不需要專門的編程器，只要一根編程下載電纜就可以了。在 MAX＋ plusⅡ 上可以完成 FPGA的整個設(shè)計(jì)流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 ? MAX＋ plusⅡ 具有原理圖輸入與符號編輯、硬件描述語言輸入、波形設(shè)計(jì)輸入、平面圖編輯、層次設(shè)計(jì)輸入多種設(shè)計(jì)輸入方法。 ? ③定時驅(qū)動編譯。 ? ⑦生成編程文件。 基于 QuartusⅡ 的設(shè)計(jì)流程 ? Quartus Ⅱ 是 Altera 繼 MAX＋ plusⅡ 之后提供的 FPGA／ CPLD開發(fā)集成環(huán)境。 圖 基于 QuartusⅡ 的設(shè)計(jì)流程 1. 設(shè)計(jì)輸入 ? Quartus Ⅱ 支持多種設(shè)計(jì)輸入方法。 2. 設(shè)計(jì)項(xiàng)目的編譯 ? Quartus Ⅱ 編譯器的功能包括設(shè)計(jì)錯誤檢查、邏輯綜合、 Altera適配器件以及為仿真、定時分析和器件編程產(chǎn)生輸出文件。編譯器生成的編程文件可用 Quartus編程器或其它工業(yè)標(biāo)準(zhǔn)編程器對 Altera器件進(jìn)行編程或配置。 （ 2）資源分配 ? 設(shè)計(jì)人員可以將自己設(shè)計(jì)中的部分邏輯分配到器件資源的特定位置，如可將模塊設(shè)計(jì)文件（． bdf）中的某一模塊的邏輯分配到器件特定的 MegaLAB行中，MegaLAB是 APEX器件的大規(guī)模結(jié)構(gòu)。 ? 編譯完后將產(chǎn)生一個編譯報(bào)告欄，它包含了怎樣將一個設(shè)計(jì)放到一個器件中的所有信息，如器件使用統(tǒng)計(jì)、編譯設(shè)置、底層顯示、器件資源利用率，狀態(tài)機(jī)的實(shí)現(xiàn)、方程式、延時分析結(jié)果和 CPU使用資源等。在編譯平面圖中點(diǎn)擊邏輯單元，還可查看該邏輯單元的路由連接關(guān)系 （ 5） 分配邏輯到 ESB ? 設(shè)計(jì)人員可以使用映射選項(xiàng)技術(shù)，強(qiáng)制Quartus軟件將自己的邏輯設(shè)計(jì)在特殊的器件資源中實(shí)現(xiàn)，如 ESB（ Embed
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