【正文】 時間參數(shù)提取輸出的時序報告可以反映當(dāng)前設(shè)計(jì)是否滿足時序約束。 3. 功能仿真 ? 在 FPGA設(shè)計(jì)過程中，功能仿真是最基本的仿真驗(yàn)證，它主要針對實(shí)現(xiàn)前的設(shè)計(jì)文件。所有的延時分析信息都包含在編譯報告中。 （ 3） 編譯設(shè)計(jì) ? 點(diǎn)擊快捷鍵或在 Processing下拉菜單中選擇 Start Compilation或 Start analysis＆ Elaboration開始完全或部分編譯。目前， Altera公司最新的 QuartusⅡ 設(shè)計(jì)軟件是 ，該版本設(shè)計(jì)軟件包括了許多新的功能，將設(shè)計(jì)性能改善了 15％，編譯時間縮短了 50％。 ? 基于 MAX＋ plusⅡ 軟件的設(shè)計(jì)流程如圖 所示，分為 4個步驟，包括設(shè)計(jì)輸入編輯、編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時網(wǎng)表提取、編程文件匯編（裝配）以及編程下載等過程。 （ 4）布局和布線 ? 布局和布線工作是在上面的設(shè)計(jì)工作完成后由軟件自動完成的，它以最優(yōu)的方式對邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的互連。其突出優(yōu)點(diǎn)有：語言與工藝的無關(guān)性，可以使設(shè)計(jì)人員在系統(tǒng)設(shè)計(jì)、邏輯驗(yàn)證階段便確立方案的可行性；語言的公開可利用性，便于實(shí)現(xiàn)大規(guī)模系統(tǒng)的設(shè)計(jì)；具有很強(qiáng)的邏輯描述和仿真功能，而且輸入效率高，在不同的設(shè)計(jì)輸入庫之間的轉(zhuǎn)換非常方便，用不著對底層的電路和 PLD結(jié)構(gòu)的熟悉。 圖 可編程邏輯器件的一般設(shè)計(jì)流程 1．設(shè)計(jì)準(zhǔn)備 ? 在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行的是方案論證，系統(tǒng)設(shè)計(jì)和器件選擇等準(zhǔn)備工作。 3．功能仿真 ? 功能仿真在編譯之前對用戶所設(shè)計(jì)的電路進(jìn)行邏輯功能驗(yàn)證，此時的仿真沒有延時信息，僅對初步的功能進(jìn)行檢測。 6．器件編程測試 ? 時序仿真完成后，軟件就可產(chǎn)生供器件編程使用的數(shù)據(jù)文件。消息處理器可自動定位編譯過程中發(fā)現(xiàn)的錯誤，編譯器還可優(yōu)化設(shè)計(jì)文件。第三方 EDA工具編輯的標(biāo)準(zhǔn)格式文件，如 EDIF、 HDL、VQM。平面圖顯示了編譯器是怎樣將邏輯設(shè)計(jì)分配到 Altera器件中去的。 4. 器件編程 ? Quartus編程器可以配置 Altera公司的 APEX、 FLEX6000、 Mercury及基于 ARM／ MIPS的 Excalibur系列器件，并能校驗(yàn)、測試和在配置前對空器件進(jìn)行檢查。轉(zhuǎn)換可以接受的設(shè)計(jì)文件包括EDN、 EDF、 EDIF和 SEDIF文件，轉(zhuǎn)換的約束文件包括 UCF、 NCF、 NMC和 N GC文件。 ? 針對不同的器件類型和應(yīng)用場合， Xilinx公司為其 FPGA系列產(chǎn)品提供了 JTAG模式、 Parallel模式、 Master Serial模式、 Slave Serial模式等多種下載配置模式。布局布線的輸入文件包括NCDJCF和 NCD（可選）模板文件，輸出文件包括NCD、 DLY、 PAD和 PAR文件。 ? 基于 ISE的設(shè)計(jì)流程如圖 ，主要包括設(shè)計(jì)輸入、功能仿真、綜合、實(shí)現(xiàn)、時序仿真和下載配置等幾個步驟。 1）延時分析 ? QuartusⅡ 支持用戶對多個時鐘的延時分析，可以分析由不同時鐘控制的寄存器之間的延時，可以運(yùn)用Slack進(jìn)行分析。編譯器生成的編程文件可用 Quartus編程器或其它工業(yè)標(biāo)準(zhǔn)編程器對 Altera器件進(jìn)行編程或配置。 ? ⑦生成編程文件。在線可編程的 PLD器件不需要專門的編程器，只要一根編程下載電纜就可以了。 （ 2）邏輯優(yōu)化和綜合 ? 化簡所有的邏輯方程或用戶自建的宏，使設(shè)計(jì)所占用的資源最少。其主要優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于信號的觀察和電路的調(diào)整；缺點(diǎn)是效率低，特別是產(chǎn)品有所改動，需要選用另外一個公司的 PLD器件時，就需要重新輸入原理圖，而采用硬件描述語言輸入方式就不存在這個問題。這種方式要求設(shè)計(jì)人員有豐富的電路知識及對 PLD的結(jié)構(gòu)比較熟悉。 （ 1）語法檢查和設(shè)計(jì)規(guī)則檢查 ? 設(shè)計(jì)輸入完成后，首