13fpga的設(shè)計(jì)流程-wenkub.com
2025-03-06 07:35 本頁(yè)面
【正文】 不同的 FPGA產(chǎn)品可以采用不同的下載配置模式。通過(guò)計(jì)算各信號(hào)之間的時(shí)間延遲，時(shí)序仿真可以有效地分析設(shè)計(jì)中可能存在的競(jìng)爭(zhēng)和冒險(xiǎn)，從而確定設(shè)計(jì)的實(shí)際工作性能。 （ 4）時(shí)間參數(shù)提取 ? 時(shí)間參數(shù)提取將生成當(dāng)前設(shè)計(jì)的含有時(shí)間參數(shù)的返標(biāo)網(wǎng)表，該返標(biāo)網(wǎng)表將用于時(shí)序仿真。 （ 3）布局布線 ? 通過(guò)讀取當(dāng)前設(shè)計(jì)的 NCD文件，布局布線將映射產(chǎn)生的物理單元在目標(biāo)器件上放置和連接，并提取相應(yīng)的時(shí)間參數(shù)。 （ 2）映射（ Map） ? 在映射過(guò)程中，當(dāng)前設(shè)計(jì)的 NGD文件將被映射為目標(biāo)器件的特定物理單元（如 C LB、 IOB），并保存在 NCD文件中。在功能仿真過(guò)程中， ISE系列軟件支持波形仿真激勵(lì)和硬件描述語(yǔ)言仿真激勵(lì)。 表 設(shè)計(jì)輸入方式特性比照表 2. 綜合 ? 在 ISE系列軟件中， Xilinx公司推出了自己的綜合工具 XST，并支持第三方綜合工具，如 Synplify、 FPGA Express等。不同版本類型的 ISE軟件在性能上略有區(qū)別。該編程器和編程硬件（ ByteBlasterMV與MasterBlaster通信電纜）很容易地在幾分鐘內(nèi)就可以編程或配置一個(gè)工作芯片。 ? ①波形方式輸入： .vwf（向量波形文件）是 QuartusⅡ 中最主要的波形文件； .vec（向量文件）是 MAX＋ PLUSⅡ 中的文件，主要是為了向下兼容； .tbl（列表文件）用來(lái)將 MAX＋ PLUSⅡ 中的 .scf文件輸入到 Quartus Ⅱ 中。在缺省情況下，在編譯之后一般自動(dòng)調(diào)用延時(shí)分析，也可以禁止調(diào)用。 3. 延時(shí)分析和仿真 ? 1）延時(shí)分析 ? QuartusⅡ 支持對(duì)單個(gè)時(shí)鐘或多個(gè)時(shí)鐘的延時(shí)分析：?jiǎn)蝹€(gè)時(shí)鐘的延時(shí)分析包括 Fmax（最大時(shí)鐘頻率及最差情況下的寄存器到寄存器的延時(shí)）、 Tsu（建立時(shí)間）、 Th（保持時(shí)間）、 Too（時(shí)鐘到輸出時(shí)間）、 Tm（各個(gè)引腳之間的延時(shí)）及整個(gè)系統(tǒng)的 Fmax（包括引腳上的輸入輸出延時(shí)）。沒(méi)用的單元為白色，使用過(guò)的單元為彩色并互相連接。如果編譯后有錯(cuò)誤和警告信息，就要對(duì)設(shè)計(jì)原文件進(jìn)行修改，再重新編譯直到無(wú)錯(cuò)誤和警告信息為止。 QuartusⅡ 軟件的編譯設(shè)置指南可以輕松地幫助用戶完成編譯設(shè)置。在編譯過(guò)程中和編譯后，用戶都能在編譯結(jié)果報(bào)告窗口看到結(jié)果。也可以采用一些別的方法優(yōu)化和提高輸入的靈活性，如混合設(shè)計(jì)格式，利用 LPM和宏功能模塊來(lái)加速設(shè)計(jì)輸入。 ? 基于 QuartusⅡ的設(shè)計(jì)流程如圖。 4. 器件編程 ? MAX＋ plusⅡ 編程器使用編譯器生成的編程文件對(duì) Altera器件進(jìn)行下載編程，它可用來(lái)進(jìn)行器件編程、校驗(yàn)、檢查、探測(cè)空白及功能測(cè)試。 ? ⑥產(chǎn)生用于仿真的工業(yè)標(biāo)準(zhǔn)格式。 項(xiàng)目處理基本步驟 ? 項(xiàng)目處理包括以下基本步驟： ? ①消息處理器自動(dòng)定位錯(cuò)誤； ? ②邏輯綜合與試配。 MAX＋ plusⅡ 強(qiáng)大的集成功能允許信息在各種應(yīng)用程序間自由交流，設(shè)計(jì)者可在一個(gè)工程內(nèi)直接從某個(gè)設(shè)計(jì)文件轉(zhuǎn)換到其他任何設(shè)計(jì)文件，而不必理會(huì)設(shè)計(jì)文件是圖形格式、文本格式，還是波形格式。 基于 MAX十 plusⅡ 的設(shè)計(jì)流程 ? MAX＋ plusⅡ 是 Altera提供的 FPGA／ CPLD開發(fā)集成環(huán)境?；?SRAM的 FPGA可以由 EPROM或其它存儲(chǔ)體進(jìn)行配置。對(duì) EPLD／ CPLD來(lái)說(shuō)，是產(chǎn)生熔絲圖文件，即 JED文件。 5．時(shí)序仿真 ? 時(shí)序仿真又稱后仿真或延時(shí)仿真。如果整個(gè)設(shè)計(jì)較大，不能裝入一片器件時(shí)，可以將整個(gè)設(shè)計(jì)劃分（分割）成多塊，并裝入同一系列的多片器件中去。 （ 1）語(yǔ)法檢查和設(shè)計(jì)規(guī)則檢查 ? 設(shè)計(jì)輸入完成后，首先進(jìn)行語(yǔ)法檢查，如原理圖中有無(wú)漏連信號(hào)線，信號(hào)有無(wú)雙重來(lái)源，文本輸入文件中關(guān)鍵字有無(wú)輸錯(cuò)等各種語(yǔ)法錯(cuò)誤，并及時(shí)列出錯(cuò)誤信息報(bào)告供
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